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參數(shù)資料
| 型號： | ARM7TDMI |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | general purpose 32-bit microprocessors |
| 中文描述： | 通用32位微處理器 |
| 文件頁數(shù)： | 154/268頁 |
| 文件大?。?/td> | 1289K |
| 代理商： | ARM7TDMI |
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Memory Interface
ARM7TDMI Data Sheet
ARM DDI 0029E
6-2
O
6.1
Overview
ARM7TDMI’s memory interface consists of the following basic elements:
32-bit address bus
This specifies to memory the location to be used for the transfer.
32-bit data bus
Instructions and data are transferred across this bus. Data may be word,
halfword or byte wide in size.
ARM7TDMI includes a bidirectional data bus,
D[31:0
], plus separate
unidirectional data busses,
DIN[31:0]
and
DOUT[31:0]
. Most of the text in this
chapter describes the bus behaviour assuming that the bidirectional is in use.
However, the behaviour applies equally to the unidirectional busses.
Control signals
These specify, for example, the size of the data to be transferred, and the
direction of the transfer together with providing privileged information.
This collection of signals allow ARM7TDMI to be simply interfaced to DRAM, SRAM
and ROM. To fully exploit page mode access to DRAM, information is provided on
whether or not the memory accesses are sequential. In general, interfacing to static
memories is much simpler than interfacing to dynamic memory.
6.2
Cycle Types
All memory transfer cycles can be placed in one of four categories:
1
Non-sequential cycle. ARM7TDMI requests a transfer to or from an address
which is unrelated to the address used in the preceding cycle.
2
Sequential cycle. ARM7TDMI requests a transfer to or from an address which
is either the same as the address in the preceding cycle, or is one word or
halfword after the preceding address.
3
Internal cycle. ARM7TDMI does not require a transfer, as it is performing an
internal function and no useful prefetching can be performed at the same time.
4
Coprocessor register transfer. ARM7TDMI wishes to use the data bus to
communicate with a coprocessor, but does not require any action by the
memory system.
These four classes are distinguishable to the memory system by inspection of the
nMREQ
and
SEQ
control lines (see
·
Table 6-1: Memory cycle types
). These control
lines are generated during phase 1 of the cycle before the cycle whose characteristics
they forecast, and this pipelining of the control information gives the memory system
sufficient time to decide whether or not it can use a page mode access.
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