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參數(shù)資料
| 型號： | ARM7TDMI |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | general purpose 32-bit microprocessors |
| 中文描述： | 通用32位微處理器 |
| 文件頁數(shù)： | 21/268頁 |
| 文件大?。?/td> | 1289K |
| 代理商： | ARM7TDMI |
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Signal Description
ARM7TDMI Data Sheet
ARM DDI 0029E
2-7
O
MCLK
Memory clock input.
IC
This clock times all ARM7TDMI memory accesses and internal
operations. The clock has two distinct phases -
phase 1
in which
MCLK
is LOW and
phase 2
in which
MCLK
(and
nWAIT
) is
HIGH. The clock may be stretched indefinitely in either phase to
allow access to slow peripherals or memory. Alternatively, the
nWAIT
input may be used with a free running
MCLK
to achieve
the same effect.
nCPI
Not Coprocessor
instruction.
04
When ARM7TDMI executes a coprocessor instruction, it will take
this output LOW and wait for a response from the coprocessor.
The action taken will depend on this response, which the
coprocessor signals on the
CPA
and
CPB
inputs.
nENIN
NOT enable input.
IC
This signal may be used in conjunction with
nENOUT
to control
the data bus during write cycles. See
·
Chapter 6, Memory
Interface
.
nENOUT
Not enable output.
04
During a data write cycle, this signal is driven LOW during phase
1, and remains LOW for the entire cycle. This may be used to aid
arbitration in shared bus applications. See
·
Chapter 6,
Memory Interface
.
nENOUTI
Not enable output.
O
During a coprocessor register transfer C-cycle from the
ICEbreaker comms channel coprocessor to the ARM core, this
signal goes LOW during phase 1 and stays LOW for the entire
cycle. This may be used to aid arbitration in shared bus systems.
nEXEC
Not executed.
04
When HIGH indicates that the instruction in the execution unit is
not being executed, because for example it has failed its
condition code check.
nFIQ
Not fast interrupt request.
IC
This is an interrupt request to the processor which causes it to be
interrupted if taken LOW when the appropriate enable in the
processor is active. The signal is level-sensitive and must be
held LOW until a suitable response is received from the
processor.
nFIQ
may be synchronous or asynchronous,
depending on the state of
ISYNC
.
nHIGHZ
Not
HIGHZ
04
This signal is generated by the TAP controller when the current
instruction is HIGHZ. This is used to place the scan cells of that
scan chain in the high impedance state. When a external
boundary scan chain is not connected, this output should be left
unconnected.
nIRQ
Not interrupt request.
IC
As
nFIQ
, but with lower priority. May be taken LOW to interrupt
the processor when the appropriate enable is active.
nIRQ
may
be synchronous or asynchronous, depending on the state of
ISYNC
.
nM[4:0]
Not processor mode.
04
These are output signals which are the inverses of the internal
status bits indicating the processor operation mode.
Name
Type
Description
Table 2-1: Signal Description (Continued)
相關(guān)PDF資料 |
PDF描述 |
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