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參數(shù)資料
| 型號： | ARM7TDMI |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | general purpose 32-bit microprocessors |
| 中文描述： | 通用32位微處理器 |
| 文件頁數(shù)： | 155/268頁 |
| 文件大?。?/td> | 1289K |
| 代理商： | ARM7TDMI |
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Memory Interface
ARM7TDMI Data Sheet
ARM DDI 0029E
6-3
O
·
Figure 6-1: ARM memory cycle timing
on page 6-3 shows the pipelining of the control
signals, and suggests how the DRAM address strobes (
nRAS
and
nCAS
) might be
timed to use page mode for S-cycles. Note that the N-cycle is longer than the other
cycles. This is to allow for the DRAM precharge and row access time, and is not an
ARM7TDMI requirement.
Figure 6-1: ARM memory cycle timing
When an S-cycle follows an N-cycle, the address will always be one word or halfword
greater than the address used in the N-cycle. This address (marked “a” in the above
diagram) should be checked to ensure that it is not the last in the DRAM page before
the memory system commits to the S-cycle. If it is at the page end, the S-cycle cannot
be performed in page mode and the memory system will have to perform a full access.
The processor clock must be stretched to match the full access. When an S-cycle
follows an I-cycle, the address will be the same as that used in the I-cycle. This fact
may be used to start the DRAM access during the preceding cycle, which enables the
S-cycle to run at page mode speed whilst performing a full DRAM access. This is
shown in
·
Figure 6-2: Memory cycle optimization.
nMREQ
SEQ
Cycle type
0
0
Non-sequential (N-cycle)
0
1
Sequential (S-cycle)
1
0
Internal (I-cycle)
1
1
Coprocessor register transfer (C-cycle)
Table 6-1: Memory cycle types
MCLK
A[31:0]
nMREQ
SEQ
nCAS
a
a+4
I-cycle
S-cycle
C-cycle
N-cycle
nRAS
D[31:0]
a+8
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