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參數(shù)資料
| 型號(hào)： | ARM7TDMI |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | general purpose 32-bit microprocessors |
| 中文描述： | 通用32位微處理器 |
| 文件頁(yè)數(shù)： | 197/268頁(yè) |
| 文件大?。?/td> | 1289K |
| 代理商： | ARM7TDMI |
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Debug Interface
ARM7TDMI Data Sheet
ARM DDI 0029E
8-17
O
Scan chain 2
Purpose:
Allows ICEBreaker's registers to be accessed. The order of
the scan chain, from
TDI
to
TDO
is: read/write, register
address bits 4 to 0, followed by data value bits 31 to 0. See
·
Figure 9-2: ICEBreaker block diagram
on page 9-4.
Length:
38 bits.
To access this serial register, scan chain 2 must first be selected via the SCAN_N TAP
controller instruction. The TAP controller must then be place in INTEST mode. No
action is taken during CAPTURE-DR. During SHIFT-DR, a data value is shifted into
the serial register. Bits 32 to 36 specify the address of the ICEBreaker register to be
accessed. During UPDATE-DR, this register is either read or written depending on the
value of bit 37 (0 = read). Refer to
·
Chapter 9, ICEBreaker Module
for further details.
Scan chain 3
Purpose:
Allows ARM7TDMI to control an external boundary scan
chain.
Length:
User defined.
Scan chain 3 is provided so that an optional external boundary scan chain may be
controlled via ARM7TDMI. Typically this would be used for a scan chain around the
pad ring of a packaged device. The following control signals are provided which are
generated only when scan chain 3 has been selected. These outputs are inactive at
all other times.
DRIVEBS
This would be used to switch the scan cells from system
mode to test mode. This signal is asserted whenever either
the INTEST, EXTEST, CLAMP or CLAMPZ instruction is
selected.
PCLKBS
This is an update clock, generated in the UPDATE-DR state.
Typically the value scanned into a chain would be transferred
to the cell output on the rising edge of this signal.
ICAPCLKBS
,
ECAPCLKBS
These are capture clocks used to sample data into the scan
cells during INTEST and EXTEST respectively. These clocks
are generated in the CAPTURE-DR state.
SHCLKBS
,
SHCLK2BS
These are non-overlapping clocks generated in the SHIFT-
DR state used to clock the master and slave element of the
scan cells respectively. When the state machine is not in the
SHIFT-DR state, both these clocks are LOW.
nHIGHZ
This signal may be used to drive the outputs of the scan cells
to the high impedance state. This signal is driven LOW when
the HIGHZ instruction is loaded into the instruction register,
and HIGH at all other times.
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