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參數(shù)資料
| 型號： | ARM7TDMI |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | general purpose 32-bit microprocessors |
| 中文描述： | 通用32位微處理器 |
| 文件頁數(shù)： | 192/268頁 |
| 文件大?。?/td> | 1289K |
| 代理商： | ARM7TDMI |
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Debug Interface
ARM7TDMI Data Sheet
ARM DDI 0029E
8-12
O
8.8.8 CLAMPZ (1001)
This instruction connects a 1 bit shift register (the BYPASS register) between
TDI
and
TDO
.
When the CLAMPZ instruction is loaded into the instruction register, all the 3-state
outputs (as described above) are placed in their inactive state, but the data supplied
to the outputs is derived from the scan cells. The purpose of this instruction is to
ensure that, during production test, each output can be disabled when its data value
is either a logic 0 or a logic 1.
In the CAPTURE-DR state, a logic 0 is captured by the bypass register. In the SHIFT-
DR state, test data is shifted into the bypass register via
TDI
and out via
TDO
after a
delay of one
TCK
cycle. Note that the first bit shifted out will be a zero. The bypass
register is not affected in the UPDATE-DR state.
8.8.9 SAMPLE/PRELOAD (0011)
This instruction is included for production test only, and should never be used.
8.8.10 RESTART (0100)
This instruction is used to restart the processor on exit from debug state. The
RESTART instruction connects the bypass register between TDI and TDO and the
TAP controller behaves as if the BYPASS instruction had been loaded. The processor
will resynchronise back to the memory system once the RUN-TEST/IDLE state is
entered.
8.9
Test Data Registers
There are 6 test data registers which may be connected between
TDI
and
TDO
. They
are: Bypass Register, ID Code Register, Scan Chain Select Register, Scan chain 0, 1
or 2. These are now described in detail.
8.9.1 Bypass register
Purpose:
Bypasses the device during scan testing by providing a path
between
TDI
and
TDO
.
Length:
1 bit
Operating Mode:
When the BYPASS instruction is the current instruction in the
instruction register, serial data is transferred from
TDI
to
TDO
in the SHIFT-DR state with a delay of one
TCK
cycle.
There is no parallel output from the bypass register.
A logic 0 is loaded from the parallel input of the bypass
register in the CAPTURE-DR state.
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