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參數(shù)資料
| 型號(hào)： | ARM7TDMI |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | general purpose 32-bit microprocessors |
| 中文描述： | 通用32位微處理器 |
| 文件頁(yè)數(shù)： | 215/268頁(yè) |
| 文件大小： | 1289K |
| 代理商： | ARM7TDMI |
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ICEBreaker Module
ARM7TDMI Data Sheet
ARM DDI 0029E
9-5
O
9.2.2 Using the mask registers
For each Value register in a register pair, there is a Mask register of the same format.
Setting a bit to 1 in the Mask register has the effect of making the corresponding bit in
the Value register disregarded in the comparison.
For example, if a watchpoint is required on a particular memory location but the data
value is irrelevant, the Data Mask register can be programmed to 0xFFFFFFFF (all
bits set to 1) to make the entire Data Bus field ignored.
Note
The mask is an XNOR mask rather than a conventional AND mask: when a mask bit
is set to 1, the comparator for that bit position will always match, irrespective of the
value register or the input value.
Setting the mask bit to 0 means that the comparator will only match if the input value
matches the value programmed into the value register.
9.2.3 The control registers
The Control Value and Control Mask registers are mapped identically in the lower eight
bits, as shown below.
Figure 9-3: Watchpoint control value and mask format
Bit 8 of the control value register is the
ENABLE
bit, which cannot be masked.
The bits have the following functions:
nRW
:
compares against the not read/write signal from the core in order to
detect the direction of bus activity.
nRW
is 0 for a read cycle and 1 for
a write cycle.
MAS[1:0]
: compares against the
MAS[1:0]
signal from the core in order to detect
the size of bus activity.
The encoding is shown in the following table.
bit 1
bit 0
Data size
0
0
byte
0
1
halfword
1
0
word
1
1
(reserved)
Table 9-2: MAS[1:0] signal encoding
ENABLE
RANGE
CHAIN
EXTERN
nTRANS
nOPC
MAS[0]
nRW
0
1
2
3
4
5
6
7
8
MAS[1]
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