參數(shù)資料
型號： DK-DEV-2AGX125N
廠商： Altera
文件頁數(shù)： 40/90頁
文件大?。?/td> 0K
描述： KIT DEV ARRIA II GX FPGA 2AGX125
產(chǎn)品培訓模塊： Arria II GX FPGA
Three Reasons to Use FPGA's in Industrial Designs
特色產(chǎn)品： Arria? II GX FPGA Development Kit
標準包裝： 1
系列： Arria II GX
類型： FPGA
適用于相關(guān)產(chǎn)品： EP2AGX125EF35
所含物品： 板，線纜，CD，DVD，電源
產(chǎn)品目錄頁面： 605 (CN2011-ZH PDF)
相關(guān)產(chǎn)品： 544-2599-5-ND - IC ARRIA II GX 125K 1152FBG
544-2598-5-ND - IC ARRIA II GX 125K 1152FBG
544-2597-5-ND - IC ARRIA II GX 125K 1152FBG
其它名稱： 544-2600
Chapter 1: Device Datasheet for Arria II Devices
1–37
Switching Characteristics
December 2013
Altera Corporation
Table 1–40 lists the transceiver jitter specifications for all supported protocols for
Arria II GX devices.
29
N/A
12.5
9.6
7.7
6.3
4.3
30
N/A
11.4
9
7.4
N/A
31
N/A
12.9
10
8.2
N/A
Table 1–39. Transmitter Pre-Emphasis Levels for Arria II GZ Devices (Part 2 of 2)
Pre-
Emphasis
1st
Post-Tap
Setting
VOD Setting
012345
67
Table 1–40. Transceiver Block Jitter Specifications for Arria II GX Devices (Note 1) (Part 1 of 10)
Symbol/
Description
Conditions
I3
C4
C5, I5
C6
Unit
Min
Typ
Max
Min
Typ
Max
Min
Typ
Max
Min
Typ
Max
SONET/SDH Transmit Jitter Generation (2)
Peak-to-peak
jitter at
622.08 Mbps
Pattern =
PRBS15
—
0.1
—
0.1
—
0.1
—
0.1
UI
RMS jitter at
622.08 Mbps
Pattern =
PRBS15
—
0.01
—
0.01
—
0.01
—
0.01
UI
Peak-to-peak
jitter at
2488.32 Mbps
Pattern =
PRBS15
—
0.1
—
0.1
—
0.1
—
0.1
UI
RMS jitter at
2488.32 Mbps
Pattern =
PRBS15
—
0.01
—
0.01
—
0.01
—
0.01
UI
SONET/SDH Receiver Jitter Tolerance (2)
Jitter tolerance at
622.08 Mbps
Jitter frequency =
0.03 KHz
Pattern = PRBS15
> 15
UI
Jitter frequency =
25 KHZ
Pattern = PRBS15
> 1.5
UI
Jitter frequency =
250 KHz
Pattern = PRBS15
> 0.15
UI
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PDF描述
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