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參數(shù)資料
| 型號： | DSP16410 |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | 16-bit fixed point DSP with Flash |
| 中文描述： | 具有閃存的 16 位定點 DSP |
| 文件頁數(shù)： | 102/373頁 |
| 文件大小： | 5643K |
| 代理商： | DSP16410 |
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Data Sheet
June 2001
DSP16410B Digital Signal Processor
46
Agere Systems—Proprietary
Use pursuant to Company instructions
Agere Systems Inc.
4 Hardware Architecture
(continued)
4.8 Interprocessor Communication
(continued)
Note:
Sharing data directly through external memory
(ERAM, EROM, or EIO spaces) or the SLM is
the least efficient means of interprocessor com-
munication involving large blocks of data. It is
more efficient to perform block memory-to-mem-
ory moves using a DMAU MMT channel. See
Section 4.7 on page 44
for details on SLM and
Section 4.5.3 on page 38
for details on ERAM,
EROM, or EIO.
4.8.1 Core-to-Core Interrupts and Traps
Software executing on one core can interrupt the other
core by writing a 1 to its own MGU
signal
register bit 0
(
Table 12
). This causes the assertion of the other
core’s SIGINT interrupt signal.
The code segment below illustrates the code running
on one core to assert the SIGINT interrupt of the other
core:
signal=1
// interrupt other core
Software executing on one core can trap the other core
by writing a 1 to its own
signal
register bit 1. This
causes the assertion of the other core’s PTRAP As
shown in
Figure 12 on page 45
, the signal register bit 1
is logically ORed with the TRAP pin and the result is
input to the other core’s PTRAP signal. (See
Section 4.4.10 on page 34
for more information on
PTRAP). See the code segment below:
signal=2
// trap other core
To ensure correct operation, the execution of the
signal
register write instruction must be followed by the execu-
tion of any instruction other than another
signal
regis-
ter write instruction.
Table 12. signal Register
4.8.2 Message Buffer Data Exchange
Each core can use its MGU message buffers to transmit and receive status information to and from the other core.
A core can send a message to another core by writing to its own 16-bit output message register
mgo
. A core can
receive a message from another core by reading its own 16-bit input message register
mgi
.
If the transmitting core writes
mgo
, the following steps occur:
1. After two instruction cycles of latency, the transmitting core’s message output buffer full (MGOBF) condition flag
is set.
2. After an additional two instruction cycles of latency:
The DSP16410B copies the contents of the transmitting core’s
mgo
to the receiving core’s input message reg-
ister
mgi
.
The DSP16410B clears the receiving core’s message input buffer empty (MGIBE) condition flag.
The DSP16410B asserts the receiving core’s message input buffer full (MGIBF) interrupt.
15—11
Reserved
1
0
SIGTRAP
SIGINT
Bit
Field
Value
Description
R/W
Reset
Value
0
0
15—11
1
Reserved
SIGTRAP
0
0
1
0
1
Reserved—write with zero.
No effect.
Trap the other core by asserting its PTRAP signal.
No effect.
Interrupt the other core by asserting its SIGINT interrupt.
W
W
0
SIGINT
W
0
Note: If the program sets the SIGTRAP or SIGINT field, the MGU automatically clears the field after asserting the trap or interrupt. Therefore, the pro-
gram must not explicitly clear the field.
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