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參數(shù)資料
| 型號： | DSP16410 |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | 16-bit fixed point DSP with Flash |
| 中文描述： | 具有閃存的 16 位定點 DSP |
| 文件頁數(shù)： | 207/373頁 |
| 文件大?。?/td> | 5643K |
| 代理商： | DSP16410 |
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Data Sheet
June 2001
DSP16410B Digital Signal Processor
Agere Systems Inc.
Agere Systems—Proprietary
Use pursuant to Company instructions
151
4 Hardware Architecture
(continued)
4.16 Serial Interface Unit (SIU)
The DSP16410B provides two identical serial interface
units (SIU) to interface to codecs and various time divi-
sion multiplex (TDM) bit streams. Each SIU is a full-
duplex, double-buffered serial port with independent
input and output frame and bit clock control. The SIU
can generate clocks and frame syncs internally (active)
or can use clocks and frame syncs generated exter-
nally (passive). The programmable modes of the SIU
provide for T1/E1 and ST-bus compatibility.
The SIU control registers
SCON
0—12
, the SIU sta-
tus registers (
STAT
and
FSTAT
), and the SIU input and
output channel index registers (
ICIX
0—1
and
OCIX
0—1
)
are memory-mapped into the
DSP16410B shared I/O memory component (see
Section 4.5.7 on page 42
).
Section 4.16.15 on
page 181
provides a detailed description of the encod-
ing of these registers.
The DMAU supports each SIU with two bidirectional
SWT (single-word transfer) channels. SIU0 is directly
connected to DMAU channels SWT0 and SWT1. SIU1
is directly connected to DMAU channels SWT2 and
SWT3. The SWT channels provide transfers between
the SIU input and output data registers and any
DSP16410B memory space with minimal core over-
head. Each of the SWT channels can perform two-
dimensional memory accesses to support the buffering
of TDM data to or from the SIU. Refer to
Section 4.13
on page 63
for more information on the DMAU.
Each SIU provides two interrupt signals directly to each
DSP core, indicating the completion of an input or out-
put transaction. Each core can individually enable or
mask these interrupts by programming the core’s
inc0
register.
The DSP16410B SIU provides the following features:
Two modes of operation—channel mode and frame
mode:
— Both modes support a maximum frame size of
128 logical channels.
— Frame mode selects all channels within a given
frame.
— Channel mode with a maximum of 32 channels in
two subframes allows minimum core intervention
(a core configures the input and output sections
independently only once or on frame bound-
aries).
— Channel mode with a maximum of 128 channels
in eight subframes is achievable if a core config-
ures the input and output sections independently
on subframe boundaries.
Independent input and output sections:
— Programmable data length (4, 8, 12, or 16 bits).
— LSB or MSB first.
— Programmable frame sync active level, frequency,
and position relative to the first data bit in the
frame.
— Programmable bit clock active level and fre-
quency.
— Programmable active or passive frame syncs and
bit clocks.
Compatible with T1/E1 and ST-bus framer devices.
Hardware for μ-law and A-law companding.
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