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參數(shù)資料
| 型號(hào)： | DSP16410 |
| 元件分類(lèi)： | 數(shù)字信號(hào)處理 |
| 英文描述： | 16-bit fixed point DSP with Flash |
| 中文描述： | 具有閃存的 16 位定點(diǎn) DSP |
| 文件頁(yè)數(shù)： | 261/373頁(yè) |
| 文件大?。?/td> | 5643K |
| 代理商： | DSP16410 |
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Data Sheet
June 2001
DSP16410B Digital Signal Processor
Agere Systems Inc.
Agere Systems—Proprietary
Use pursuant to Company instructions
205
5 Processor Boot-Up and Memory Download
The state of the EXM pin at the time of reset determines whether CORE0 and CORE1 boot from their internal boot
ROMs or from external memory, as specified in
Table 126
.
Table 127
summarizes the contents of the internal boot ROMs, IROM0 and IROM1. The contents of IROM0 and
IROM1 are identical.
If the cores boot from their internal boot ROMs, then they execute a boot routine that is described in
Section 5.1
.
This routine simply waits for an external host to download code and data into the TPRAMs via the PIU. When the
download is complete, the boot routine causes each core to branch to the first location in its TPRAM.
If the cores boot from EROM, then the user must place a boot routine for both cores into EROM prior to reset.
Section 5.2 on page 206
outlines a boot routine that downloads code and data into the TPRAMs via the DMAU and
then causes each core to branch to the first location in its own TPRAM.
Note:
After the deassertion of RSTN and during the execution of the boot routine, the clock synthesizer (PLL) is
disabled and the frequency of the internal clock (CLK) is the same as the input clock pin (CKI).
5.1 IROM Boot Routine and Host Download Via PIU
CORE0 and CORE1 boot from IROM0 and IROM1 if the EXM pin is low when RSTN is deasserted. The boot rou-
tine in IROM0 is identical to that in IROM1. The routine polls for the PHINT interrupt condition
1
in the
ins
register
(
Table 150 on page 239
) to determine when the external host has completed downloading to TPRAM via the PIU.
While the cores wait for PHINT to be set, the host can download code and data to any of the memory spaces in the
Z-memory space, summarized below:
Internal memory and I/O:
— TPRAM0
— TPRAM1
— Internal I/O (includes SLM and memory-mapped peripheral registers)
External memory and I/O:
— EIO space
— ERAM space
— EROM space
Table 126. Core Boot-Up After Reset
State of EXM Pin
on Rising Edge of RSTN
EXM = 0
EXM = 1
CORE0 Begins
Executing Code From:
IROM0 (address 0x20000)
EROM (address 0x80000)
CORE1 Begins
Executing Code From:
IROM1 (address 0x20000)
EROM (address 0x80000)
Table 127. Contents of IROM0 and IROM1 Boot ROMs
Address
Code
0x20000
0x20004
0x20800
0x20FFE
—
Instruction:
goto 0x20800
(boot routine).
Reserved for HDS code.
Boot routine.
Processor type: 0x00000003.
0x203FF
0x208FF
0x20FFF
1. Interrupts remain globally disabled during execution of the boot routine, and the PHINT interrupt condition is detected by polling.
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