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參數(shù)資料
| 型號： | DSP16410 |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | 16-bit fixed point DSP with Flash |
| 中文描述： | 具有閃存的 16 位定點(diǎn) DSP |
| 文件頁數(shù)： | 162/373頁 |
| 文件大?。?/td> | 5643K |
| 代理商： | DSP16410 |
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Data Sheet
June 2001
DSP16410B Digital Signal Processor
106
Agere Systems—Proprietary
Use pursuant to Company instructions
Agere Systems Inc.
4 Hardware Architecture
(continued)
4.14 System and External Memory Interface (SEMI)
(continued)
Table 55. Address and Data Bus Pins for the SEMI External Interface
(continued)
4.14.1 External Interface
(continued)
4.14.1.4 Address and Data
(continued)
EA[18:1]
(output)
If the external memory is configured for 16-bit data (the ESIZE pin is low), the SEMI places the 18 most
significant bits of the 19-bit external address onto EA[18:1].
If the external memory is configured for 32-bit data (the ESIZE pin is high), the SEMI places the 18-bit
external address onto EA[18:1].
After an access is complete and before the start of a new access, the SEMI continues to drive EA[18:1]
with its current state.
The SEMI 3-states EA[18:1] if it grants a request by an external device to access the external memory
(see description of the EREQN pin in
Table 53 on page 102
).
If the external memory is configured for 16-bit data (the ESIZE pin is low), the SEMI places the least sig-
nificant bit of the 19-bit external address onto EA0.
EA0
(output)
If the external memory is configured for 32-bit data (the ESIZE pin is high), the SEMI does not use EA0 as
an address bit:
— If the selected memory component is configured as asynchronous
, the SEMI drives EA0 with its pre-
vious value.
— If the selected memory component is configured as synchronous
, the SEMI drives a negative-asser-
tion write strobe onto EA0 (the SEMI drives EA0 with the logical AND of ERWN1 and ERWN0).
The SEMI 3-states EA0 if it grants a request by an external device to access the external memory (see
description of the EREQN pin in
Table 53 on page 102
).
If CORE0 accesses EROM, the SEMI drives ESEG[3:0] with the contents of the XSEG0[3:0] field
(
EXSEG0
[3:0]—see
Table 61 on page 111
).
ESEG[3:0]
(output)
If CORE1 accesses EROM, the SEMI drives ESEG[3:0] with the contents of the XSEG1[3:0] field
(
EXSEG1
[3:0]—see
Table 62 on page 111
).
If CORE0 accesses ERAM, the SEMI drives ESEG[3:0] with the contents of the YSEG0[3:0] field
(
EYSEG0
[3:0]—see
Table 63 on page 112
).
If CORE1 accesses ERAM, the SEMI drives ESEG[3:0] with the contents of the YSEG1[3:0] field
(
EYSEG1
[3:0]—see
Table 64 on page 112
).
If CORE0 accesses EIO, the SEMI drives ESEG[3:0] with the contents of the ISEG0[3:0] field
(
EYSEG0
[7:4]—see
Table 63 on page 112
).
If CORE1 accesses EIO, the SEMI drives ESEG[3:0] with the contents of the ISEG1[3:0] field
(
EYSEG1
[7:4]—see
Table 64 on page 112
).
If one of the DMAU SWT
0—3
or MMT
4—5
channels accesses EROM, ERAM, or EIO, the SEMI
places the contents of the ESEG[3:0] field (
SADD
0—5
[26:23] for read operations and
DADD
0—5
[26:23] for write operations—see
Table 37 on page 76
) onto its ESEG[3:0] pins.
If the PIU accesses EROM, ERAM, or EIO via the DMAU bypass channel, the SEMI places the contents
of the ESEG[3:0] field (
PA
[26:23]—see
Table 78 on page 135
) onto its ESEG[3:0] pins.
After an access is complete and before the start of a new access, the SEMI continues to drive ESEG[3:0]
with its current state.
The SEMI 3-states ESEG[3:0] if it grants a request by an external device to access the external memory
(see description of the EREQN pin in
Table 53 on page 102
).
Pins
Description
The EROM component is synchronous if the ERTYPE pin is logic 1. The ERAM component is synchronous if YTYPE field (
ECON1
[9]) is set. The EIO
component is synchronous if the ITYPE field (
ECON1
[10]) is set.
ECON1
is described in
Table 60 on page 110
.
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PDF描述 |
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