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參數(shù)資料
| 型號： | DSP16410 |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | 16-bit fixed point DSP with Flash |
| 中文描述： | 具有閃存的 16 位定點(diǎn) DSP |
| 文件頁數(shù)： | 169/373頁 |
| 文件大小： | 5643K |
| 代理商： | DSP16410 |
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Data Sheet
June 2001
DSP16410B Digital Signal Processor
Agere Systems Inc.
Agere Systems—Proprietary
Use pursuant to Company instructions
113
4 Hardware Architecture
(continued)
4.14 System and External Memory Interface
(SEMI)
(continued)
4.14.5 Asynchronous Memory
This section describes the functional timing and inter-
facing for external memory components that are config-
ured as asynchronous. The EROM component is
asynchronous if the ERTYPE pin is logic 0. The ERAM
component is asynchronous if the YTYPE field
(
ECON1
[9]) is cleared, and the EIO component is
asynchronous if the ITYPE field (
ECON1
[10]) is
cleared.
ECON1
is described in
Table 60 on page 110
.
In this section:
The designation ENABLErefers to the EROMN,
ERAMN, or EION pin.
The designation ERWNrefers to:
—The ERWN0 pin if the external data bus is config-
ured as 16 bits, i.e., if the ESIZE pin is logic low.
—The ERWN1 and ERWN0 pins if the external data
bus is configured as 32 bits, i.e., if the ESIZE pin is
logic high.
The designation EArefers to:
—The external address pins EA[18:0] and the exter-
nal segment address pins ESEG[3:0] if the exter-
nal data bus is configured as 16 bits, i.e., if the
ESIZE pin is logic low.
—The external address pins EA[18:1] and the exter-
nal segment address pins ESEG[3:0] if the exter-
nal data bus is configured as 32 bits, i.e., if the
ESIZE pin is logic high.
The designation EDrefers to:
—The external data pins ED[31:16] if the external
data bus is configured as 16 bits, i.e., if the ESIZE
pin is logic low.
—The external data pins ED[31:0] if the external
data bus is configured as 32 bits, i.e., if the ESIZE
pin is logic high.
The designation ATIME refers to IATIME
(
ECON0
[11:8]) for accesses to the EIO space,
YATIME (
ECON0
[7:4]) for accesses to the ERAM
space, or XATIME (
ECON0
[3:0]) for accesses to the
EROM space.
RSETUP refers to the RSETUP field
(
ECON0
[12]—see
Table 59 on page 109
).
RHOLD refers to the RHOLD field (
ECON0
[14]).
WSETUP refers to the WSETUP field (
ECON0
[13]).
WHOLD refers to the WHOLD field (
ECON0
[15]).
4.14.5.1 Functional Timing
The following describes the functional timing for an
asynchronous read operation:
1. On a rising edge of the internal clock (CLK), the
SEMI asserts ENABLEand drives the read address
onto EA If RSETUP is set, the SEMI asserts
ENABLEone CLK cycle later.
2. The SEMI asserts ENABLEfor ATIME CLK cycles.
3. The SEMI deasserts ENABLE on a rising edge of
CLK and latches the data from ED
4. The SEMI continues to drive the read address onto
EA or a minimum of one CLK cycle to guarantee an
address hold time of at least one cycle. If RHOLD is
set, the SEMI continues to drive the read address for
an additional CLK cycle.
The SEMI continues to drive the address until another
external memory access is initiated. Another read or a
write to the same memory component can immediately
follow the read cycle described above.
The following describes the functional timing for an
asynchronous write operation:
1. On a rising edge of the internal clock (CLK), the
SEMI asserts ERWNand drives the write address
onto EA If WSETUP is set, the SEMI asserts
ERWN one CLK cycle later.
2. One CLK cycle after the SEMI asserts ERWN the
SEMI asserts ENABLEand drives valid data onto
ED o guarantee one CLK cycle of setup time.
3. The SEMI asserts ENABLEfor ATIME CLK cycles.
4. The SEMI deasserts ENABLE on a rising edge of
CLK.
5. The SEMI continues to drive ED with the write data,
drive EAwith the write address, and assert ERWN
for one additional CLK cycle to guarantee one cycle
of hold time. If WHOLD is set, the SEMI continues
to drive the write address for an additional CLK
cycle.
The SEMI continues to drive the address until another
external memory access is initiated. Another write to
the same memory component can immediately follow
the write cycle described above. If a read to the same
memory component follows the write cycle described
above, the SEMI inserts an idle bus cycle (one CLK
cycle).
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