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參數(shù)資料
| 型號(hào)： | DSP16410 |
| 元件分類(lèi)： | 數(shù)字信號(hào)處理 |
| 英文描述： | 16-bit fixed point DSP with Flash |
| 中文描述： | 具有閃存的 16 位定點(diǎn) DSP |
| 文件頁(yè)數(shù)： | 66/373頁(yè) |
| 文件大小： | 5643K |
| 代理商： | DSP16410 |
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List of Tables
(continued)
Table
Page
Data Sheet
June 2001
DSP16410B Digital Signal Processor
10
Agere Systems—Proprietary
Use pursuant to Company instructions
Agere Systems Inc.
Table 52.
Table 53.
Table 54.
Table 55.
Table 56.
Table 57.
Table 58.
Table 59.
Table 60.
Table 61.
Table 62.
Table 63.
Table 64.
Table 65.
Table 66.
Table 67.
Table 68.
Table 69.
Table 70.
Table 71.
Table 72.
Table 73.
Table 74.
Table 75.
Table 76.
Table 77.
Table 78.
Table 79.
Table 80.
Table 81.
Table 82.
Table 83.
Table 84.
Table 85.
Table 86.
Table 87.
Table 88.
Table 89.
Table 90.
Table 91.
Table 92.
Table 93.
Table 94.
Table 95.
Table 96.
Table 97.
Table 98.
Table 99.
Table 100. SIU Registers ................................................................................................................................. 181
Table 101.
SCON0
(SIU Input/Output General Control) Register.................................................................... 182
Table 102.
SCON1
(SIU Input Frame Control) Register .................................................................................. 183
Configuration Pins for the SEMI External Interface........................................................................ 101
Asynchronous Memory Bus Arbitration Pins.................................................................................. 102
Enable and Strobe Pins for the SEMI External Interface................................................................ 103
Address and Data Bus Pins for the SEMI External Interface ......................................................... 105
16-Bit External Bus Configuration .................................................................................................. 107
32-Bit External Bus Configuration .................................................................................................. 107
SEMI Memory-Mapped Registers .................................................................................................. 108
ECON0
(External Control 0) Register............................................................................................. 109
ECON1
(External Control 1) Register............................................................................................. 110
EXSEG0
(CORE0 External X Segment Address Extension) Register........................................... 111
EXSEG1
(CORE1 External X Segment Address Extension) Register........................................... 111
EYSEG0
(CORE0 External Y Segment Address Extension) Register........................................... 112
EYSEG1
(CORE1 External Y Segment Address Extension) Register........................................... 112
System Bus Minimum Access Times ............................................................................................. 125
Access Time Per SEMI Transaction, Asynchronous Interface, 32-Bit Data Bus............................ 130
Access Time Per SEMI Transaction, Asynchronous Interface, 16-Bit Data Bus............................ 130
Access Time Per SEMI Transaction, Synchronous Interface, 32-Bit Data Bus.............................. 130
Access Time Per SEMI Transaction, Synchronous Interface, 16-Bit Data Bus.............................. 130
Example Average Access Time Per SEMI Transaction, 32-Bit Data Bus...................................... 131
Example Average Access Time Per SEMI Transaction, 16-Bit Data Bus...................................... 131
PIU Registers ................................................................................................................................. 132
PCON
(PIU Control) Register......................................................................................................... 133
PDI
(PIU Data In) Register............................................................................................................. 134
PDO
(PIU Data Out) Register......................................................................................................... 134
HSCRATCH
(Host Scratch) Register ............................................................................................. 134
DSCRATCH
(DSP Scratch) Register ............................................................................................. 134
PA
(Parallel Address) Register....................................................................................................... 135
PIU External Interface .................................................................................................................... 136
Enable and Strobe Pins.................................................................................................................. 137
Address and Data Pins................................................................................................................... 138
Flags, Interrupt, and Ready Pins.................................................................................................... 139
Summary of Host Commands ........................................................................................................ 144
Status/Control/Address Register Read Commands....................................................................... 145
Status/Control/Address Register Write Commands ....................................................................... 145
Memory Read Commands.............................................................................................................. 146
Memory Write Commands.............................................................................................................. 148
SIU External Interface .................................................................................................................... 153
Control Register Fields for Pin Conditioning, Bit Clock Selection, and Frame Sync Selection ...... 154
A Summary of Bit Clock and Frame Sync Control Register Fields................................................. 161
Examples of Bit Clock and Frame Sync Control Register Fields.................................................... 162
Subframe Definition........................................................................................................................ 169
Location of Control Fields Used in Channel Mode......................................................................... 171
Description of Control Fields Used in Channel Mode..................................................................... 171
Subframe Selection........................................................................................................................ 172
Channel Activation Within a Selected Subframe............................................................................ 172
Channel Masking Within a Selected Subframe.............................................................................. 172
Control Register and Field Configuration for ST-Bus Interface...................................................... 178
Control Register and Fields That Are Configured as Required for ST-Bus Interface..................... 179
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