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參數(shù)資料
| 型號： | DSP16410 |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | 16-bit fixed point DSP with Flash |
| 中文描述： | 具有閃存的 16 位定點(diǎn) DSP |
| 文件頁數(shù)： | 91/373頁 |
| 文件大小： | 5643K |
| 代理商： | DSP16410 |
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Data Sheet
June 2001
DSP16410B Digital Signal Processor
Agere Systems Inc.
Agere Systems—Proprietary
Use pursuant to Company instructions
35
4 Hardware Architecture
(continued)
4.4 Interrupts and Traps
(continued)
4.4.11 Nesting Interrupts
The
psw1
register (see
Table 10
) contains the IPL
C
[1:0] and IPL
P
[1:0] fields that are used for interrupt nesting. See
the DSP16000 Digital Signal Processor CoreInformation Manual for details on these fields.
Table 10. psw1 (Processor Status Word 1) Register
15
14
IEN
13—12
IPL
C
[1:0]
11—10
IPL
P
[1:0]
9—7
6
5—0
a[7:2]V
Reserved
Reserved
EPAR
Bit
Field
Value
Description
R/W
Reset
Value
0
0
15
14
Reserved
IEN
0
0
1
00
Reserved—write with zero.
Hardware interrupts are globally disabled.
Hardware interrupts are globally enabled.
Current hardware interrupt priority level is 0; core handles pending interrupts of
priority 1, 2, or 3.
Current hardware interrupt priority level is 1; core handles pending interrupts of
priority 2 or 3.
Current hardware interrupt priority level is 2; core handles pending interrupts of
priority 3 only.
Current hardware interrupt priority level is 3; core does not handle any pending
interrupts.
Previous hardware interrupt priority level
§
was 0.
Previous hardware interrupt priority level
§
was 1.
Previous hardware interrupt priority level
§
was 2.
Previous hardware interrupt priority level
§
was 3.
Reserved—write with zero.
Most recent BMU or special function shift result has odd parity.
Most recent BMU or special function shift result has even parity.
The current contents of
a7
are not mathematically overflowed.
The current contents of
a7
are mathematically overflowed.
The current contents of
a6
are not mathematically overflowed.
The current contents of
a6
are mathematically overflowed.
The current contents of
a5
are not mathematically overflowed.
The current contents of
a5
are mathematically overflowed.
The current contents of
a4
are not mathematically overflowed.
The current contents of
a4
are mathematically overflowed.
The current contents of
a3
are not mathematically overflowed.
The current contents of
a3
are mathematically overflowed.
The current contents of
a2
are not mathematically overflowed.
The current contents of
a2
are mathematically overflowed.
R/W
R
13—12
IPL
C
[1:0]
R/W
00
01
10
11
11—10
IPL
P
[1:0]
00
01
10
11
0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
R/W
XX
9—7
6
Reserved
EPAR
R/W
R/W
X
X
5
a7V
R/W
X
4
a6V
R/W
X
3
a5V
R/W
X
2
a4V
R/W
X
1
a3V
R/W
X
0
a2V
R/W
X
In this column, X indicates unknown on powerup reset and unaffected on subsequent reset.
The user clears this bit by executing a
di
instruction and sets it by executing an
ei
or
ireturn
instruction. The core clears this bit whenever it begins to
service an interrupt.
Previous interrupt priority level is the priority level of the interrupt most recently serviced prior to the current interrupt. This field is used for interrupt
nesting.
The most recent DAU result that was written to that accumulator resulted in mathematical overflow (LMV) with FSAT = 0.
§
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