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參數(shù)資料
| 型號(hào)： | DSP16410 |
| 元件分類： | 數(shù)字信號(hào)處理 |
| 英文描述： | 16-bit fixed point DSP with Flash |
| 中文描述： | 具有閃存的 16 位定點(diǎn) DSP |
| 文件頁數(shù)： | 221/373頁 |
| 文件大?。?/td> | 5643K |
| 代理商： | DSP16410 |
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Data Sheet
June 2001
DSP16410B Digital Signal Processor
Agere Systems Inc.
Agere Systems—Proprietary
Use pursuant to Company instructions
165
4 Hardware Architecture
(continued)
4.16 Serial Interface Unit (SIU)
(continued)
4.16.7 SIU Loopback
Each SIU of the DSP16410B includes an internal diag-
nostic mode to verify functionality of the SIU without
requiring system intervention. If the SIOLB field
(
SCON10
[8]—see
Table 111 on page 188
) is set, the
SIU output data pin (SOD) is internally looped back to
the SIU input data pin (SID), the output bit clock is
internally connected to the input bit clock, and the out-
put frame sync is internally connected to the input
frame sync. Any input at the SID pin is ignored while
loopback is enabled.
There are two ways that SIU loopback can be used:
1. The user’s code can define the output bit clock and
output frame sync to be active and the input bit clock
and input frame sync to be passive. See
Section 4.16.5
for information on configuring the bit
clocks and frame syncs as active or passive. If SIU
loopback is enabled, the active signals generate the
necessary clocks and frame syncs for the SIU to
send and receive data to itself. Unless enabled by
the user, the SICK, SOCK, SIFS, and SOFS pins are
3-state. To enable these outputs, set the ICKE,
OCKE, IFSE, and OFSE fields (see
SCON3
in
Table 104 on page 185
).
2. The user’s code can define all the SIU clocks and
syncs to be passive. See
Section 4.16.5
for informa-
tion on configuring the bit clocks and frame syncs as
active or passive. The system must supply a bit
clock to the SOCK pin and a frame sync to the
SOFS pin.
4.16.8 Basic Frame Structure
The primary data structure processed by the SIU is a
frame, a sequence of bits that is initiated by a frame
sync. Each input and output frame is composed of a
number of channels, as determined by the IFLIM[6:0]
field (
SCON1
[6:0]—
Table 102 on page 183
) for input
and the OFLIM[6:0] field (
SCON2
[6:0]—
Table 103 on
page 184
) for output. Each channel consists of 4, 8,
12, or 16 bits, as determined by the ISIZE[1:0] and
OSIZE[1:0] fields (
SCON0
[4:3] and
SCON0
[12:11]—
see
Table 101 on page 182
), and has a programmable
data format (μ-law, A-law, or linear) as determined by
the IFORMAT[1:0] and OFORMAT[1:0] fields
(
SCON0
[1:0] and
SCON0
[9:8]). All channels in a
frame must have the same data length and data format.
Figure 47
illustrates the basic frame structure assum-
ing five channels per frame (
I,O
IFLIM[6:0] = 4) and a
channel size of 8 bits (
I,O
SIZE[1:0] = 0).
Figure 48
on page 166
illustrates the same frame structure with
idle time. The SIU 3-states the SOD pin during idle
time.
Note:
If the output section is configured for a one-chan-
nel frame (OFLIM[6:0] = 0x0) and a passive
frame sync (OFSA(
SCON10
[4]) = 0), the SOFS
frame sync interval must be constant and a mul-
tiple of the OCK output bit clock.
Basic Frame Structure
Figure 47. Basic Frame Structure
CHANNEL
I,O
SIZE
I,O
CK
S
I,O
D
I,O
FS
0
2
1
7
6
5
3 4
0
2
1
7
6
5
3 4
0
2
1
7
6
5
3 4
0
2
1
7
6
5
3 4
0
2
1
7
6
5
3 4
0
2
1
7
6
5
3 4
CHANNEL 0
CHANNEL 1
CHANNEL 2
CHANNEL 3
CHANNEL 4
CHANNEL 0
FRAME PERIOD
I,O
FLIM + 1 CHANNELS
FRAME
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