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參數(shù)資料
| 型號(hào)： | DSP16410 |
| 元件分類： | 數(shù)字信號(hào)處理 |
| 英文描述： | 16-bit fixed point DSP with Flash |
| 中文描述： | 具有閃存的 16 位定點(diǎn) DSP |
| 文件頁數(shù)： | 61/373頁 |
| 文件大?。?/td> | 5643K |
| 代理商： | DSP16410 |
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Table of Contents
(continued)
Contents
Page
Data Sheet
June 2001
DSP16410B Digital Signal Processor
Agere Systems Inc.
Agere Systems—Proprietary
Use pursuant to Company instructions
5
5
6
7
8
9
10 Electrical Characteristics and Requirements...............................................................................................267
10.1 Maintenance of Valid Logic Levels for Bidirectional Signals and Unused Inputs...............................269
10.2 Analog Power Supply Decoupling......................................................................................................270
10.3 Power Dissipation ..............................................................................................................................271
10.3.1 Internal Power Dissipation ....................................................................................................271
10.3.2 I/O Power Dissipation............................................................................................................272
10.4 Power Supply Sequencing Issues......................................................................................................273
10.4.1 Supply Sequencing Recommendations ................................................................................273
10.4.2 External Power Sequence Protection Circuits ......................................................................275
11 Timing Characteristics and Requirements...................................................................................................276
11.1 Phase-Lock Loop...............................................................................................................................277
11.2 Wake-Up Latency...............................................................................................................................278
11.3 DSP Clock Generation.......................................................................................................................279
11.4 Reset Circuit.......................................................................................................................................280
11.5 Reset Synchronization.......................................................................................................................281
4.18.3 PLL Registers........................................................................................................................199
4.18.4 PLL Programming Examples ................................................................................................200
4.18.5 Powering Down the PLL........................................................................................................200
4.18.6 Phase-Lock Loop (PLL) Frequency Accuracy and Jitter.......................................................200
4.19 External Clock Selection....................................................................................................................201
4.20 Power Management...........................................................................................................................202
Processor Boot-Up and Memory Download.................................................................................................205
5.1
IROM Boot Routine and Host Download Via PIU ..............................................................................205
5.2
EROM Boot Routine and DMAU Download.......................................................................................206
Software Architecture ..................................................................................................................................207
6.1
Instruction Set Quick Reference ........................................................................................................207
6.1.1
Conditions Based on the State of Flags................................................................................223
6.2
Registers............................................................................................................................................224
6.2.1
Directly Program-Accessible (Register-Mapped) Registers..................................................224
6.2.2
Memory-Mapped Registers...................................................................................................228
6.2.3
Register Encodings...............................................................................................................232
6.2.4
Reset States..........................................................................................................................246
6.2.5
RB Field Encoding ................................................................................................................249
Ball Grid Array Information ..........................................................................................................................250
7.1
208-Ball PBGA Package....................................................................................................................250
7.2
256-Ball EBGA Package....................................................................................................................253
Signal Descriptions......................................................................................................................................256
8.1
System Interface................................................................................................................................257
8.2
BIO Interface......................................................................................................................................257
8.3
System and External Memory Interface.............................................................................................257
8.4
SIU0 Interface....................................................................................................................................260
8.5
SIU1 Interface....................................................................................................................................261
8.6
PIU Interface......................................................................................................................................262
8.7
JTAG0 Test Interface.........................................................................................................................263
8.8
JTAG1 Test Interface.........................................................................................................................263
8.9
Power and Ground.............................................................................................................................264
Device Characteristics.................................................................................................................................265
9.1
Absolute Maximum Ratings ...............................................................................................................265
9.2
Handling Precautions.........................................................................................................................265
9.3
Recommended Operating Conditions................................................................................................265
9.3.1
Package Thermal Considerations.........................................................................................266
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PDF描述 |
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