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參數(shù)資料
| 型號： | DSP16410 |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | 16-bit fixed point DSP with Flash |
| 中文描述： | 具有閃存的 16 位定點(diǎn) DSP |
| 文件頁數(shù)： | 215/373頁 |
| 文件大?。?/td> | 5643K |
| 代理商： | DSP16410 |
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Data Sheet
June 2001
DSP16410B Digital Signal Processor
Agere Systems Inc.
Agere Systems—Proprietary
Use pursuant to Company instructions
159
4 Hardware Architecture
(continued)
4.16 Serial Interface Unit (SIU)
(continued)
4.16.5 Clock and Frame Sync
Generation
(continued)
Active bit clocks are generated by dividing down either
the internal clock (CLK) or a clock source applied to the
SCK pin, depending on the AGEXT field
(
SCON12
[12]—see
Table 113 on page 192
). The
active clock generator must also be enabled by clearing
the AGRESET field (
SCON12
[15]) and programming a
divide ratio into the AGCKLIM[7:0] field
(
SCON11
[7:0]—see
Table 112 on page 191
). If either
bit clock is internally generated, the corresponding
clock pin (SICK or SOCK) is an output that can be
turned off by clearing the ICKE field (
SCON3
[6]—see
Table 104 on page 185
) or the OCKE field
(
SCON3
[14]—see
Table 104 on page 185
), placing the
corresponding pin into 3-state.
Passive bit clocks are externally generated and applied
directly to the corresponding SICK or SOCK pins. In
this case, the ICKA or OCKA field (
SCON10
[2] or
SCON10
[6]) is cleared. The program should disable
the active clock generator by setting the AGRESET
field (
SCON12
[15]) only if both clocks and both frame
syncs are externally generated.
The default operation of the SIU specifies the active
level of the input and output frame sync pins to be
active-high, so the rising edge of SIFS or SOFS indi-
cates the beginning of an input or output frame, respec-
tively. The program can invert the active level (active-
low) by setting the IFSK and OFSK fields (
SCON10
[1]
and
SCON10
[5]). The program can configure one or
both frame syncs as internally generated (active) or
externally generated (passive), based on the states of
the IFSA and OFSA fields (
SCON10
[0] and
SCON10
[4]).
The active frame syncs are generated by dividing down
the internally generated active mode bit clock. The
active clock generator must also be enabled by clearing
the AGRESET field (
SCON12
[15]) and by program-
ming a divide ratio into the AGFSLIM[10:0] field
(
SCON12
[10:0]). If either frame sync is internally gen-
erated, the corresponding frame sync pin (SIFS or
SOFS) is an output that can be turned off by clearing
the IFSE field (
SCON3
[7]—see
Table 104 on
page 185
) or the OFSE field (
SCON3
[15]—see
Table 104 on page 185
), placing the corresponding pin
into 3-state.
Passive frame syncs are externally generated and
applied directly to the SIFS or SOFS pins. In this case,
the IFSA field (
SCON10
[0]—see
Table 111 on
page 188
) or the OFSA field (
SCON10
[4]) is cleared.
The program should disable the active clock generator
by setting the AGRESET field (
SCON12
[15]—see
Table 113 on page 192
) only if both frame syncs and
both bit clocks are externally generated.
The active clock generator has the ability to synchro-
nize to an external source (SIFS). If the AGSYNC field
of (
SCON12
[14]) is set, the internal clock generator is
synchronized by SIFS. This feature is used
only
if an
external clock source is applied to the SCK pin and
drives the internal clock generator, i.e., if the program
set the AGEXT field (
SCON12
[12]). A typical applica-
tion for using external synchronization is an ST-bus
interface that employs a 2X external clock source. This
feature is discussed in more detail in the next section.
The active clock generator also has the ability to pro-
vide additional input data setup time if an external
source (the SCK pin, selected by AGEXT = 1) is
selected to generate the input and output bit clocks.
If the I2XDLY field (
SCON1
[11]—see
Table 102 on
page 183
) is set, the high phase of the internally gener-
ated input bit clock, ICK, is stretched by one SCK
phase, providing extra data capture time. This feature
is illustrated in
Figure 53 on page 180
.
The relative location of data bit 0 of a new frame can be
delayed by a maximum of two bit clock periods with
respect to the location of the frame sync. This feature
is controlled by the IFSDLY[1:0] field (
SCON1
[9:8]—
see
Table 102 on page 183
) for input and the OFS-
DLY[1:0] field (
SCON2
[9:8]—see
Table 103 on
page 184
) for output. The location of the leading edge
of frame sync is approximately coincident with bit 0 by
default. However, bit 0 can be delayed by one or two bit
clocks after frame sync as shown in
Figure 44
.
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