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參數(shù)資料
| 型號： | DSP16410 |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | 16-bit fixed point DSP with Flash |
| 中文描述： | 具有閃存的 16 位定點 DSP |
| 文件頁數(shù)： | 137/373頁 |
| 文件大?。?/td> | 5643K |
| 代理商： | DSP16410 |
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Data Sheet
June 2001
DSP16410B Digital Signal Processor
Agere Systems Inc.
Agere Systems—Proprietary
Use pursuant to Company instructions
81
4 Hardware Architecture
(continued)
4.13 Direct Memory Access Unit (DMAU)
(continued)
4.13.2 Registers
(continued)
Table 46. STR
0—3
(SWT
0—3
Stride) Registers
See
Table 29 starting on page 66
for the memory addresses of these registers.
15—14
Reserved
Table 47. RI
0—3
(SWT
0—3
Reindex) Registers
See
Table 29 starting on page 66
for the memory addresses of these registers.
19
Sign Bit
13—0
Stride
Bit
Field
Value
Description
R/W Reset
Value
R/W
R/W
15—14 Reserved
13—0
0
Reserved—write with zero.
If the corresponding SWT channel is programmed for one-dimensional array
accesses (if the POSTMOD[1:0] field (
CTL
0—3
[5:4]) is 0x2), this field is ignored.
If the corresponding SWT channel is programmed for two-dimensional array
accesses (if the POSTMOD[1:0] field (
CTL
0—3
[5:4]) is 0x1), the DMAU adds
the contents of this register to the corresponding source and destination address
registers (
SADD
0—3
and
DADD
0—3
) until it processes the last column in the
array. The program must initialize this register with the number of memory loca-
tions between corresponding rows (elements) of consecutive columns (buffers).
Typically, the columns (buffers) are back-to-back (contiguous) in memory, and this
register is programmed with the number of rows per column.
0
X
Stride
≤
16,383
For this column, X indicates unknown on powerup reset and unaffected on subsequent reset.
18—0
Magnitude
Bit
Field
Value
Description
R/W
Reset
Value
X
19
Sign Bit
1
If the corresponding SWT channel is programmed for one-dimensional
array accesses (if the POSTMOD[1:0] field (
CTL
0—3
[5:4]) is 0x2), this
field is ignored.
If the corresponding SWT channel is programmed for two-dimensional
array accesses (if the POSTMOD[1:0] field (
CTL
0—3
[5:4]) is 0x1), this
bit must be set. This causes the reindex value to be negative and the
DMAU to subtract the reindex magnitude from
SADD
0—3
and
DADD
0—3
.
If the corresponding SWT channel is programmed for one-dimensional
array accesses (if the POSTMOD[1:0] field (
CTL
0—3
[5:4]) is 0x2), this
field is ignored.
R/W
18—0
Magnitude
≤
262,143
If the corresponding SWT channel is programmed for two-dimensional
array accesses (if the POSTMOD[1:0] field (
CTL
0—3
[5:4]) is 0x1), the
DMAU subtracts this value from the corresponding address register
(
SADD
0—3
or
DADD
0—3
) after accessing the last column in the
array. For a single-buffered array of r rows and n columns (n > 1), the
magnitude of the reindex value is (r
×
(n – 1)) – 1. For a double-buffered
array of r rows and n columns (n > 1), the magnitude of the reindex value
is (2r
×
(n – 1)) – 1.
R/W
X
For this column, X indicates unknown on powerup reset and unaffected on subsequent reset.
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