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參數(shù)資料
| 型號： | DSP16410 |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | 16-bit fixed point DSP with Flash |
| 中文描述： | 具有閃存的 16 位定點 DSP |
| 文件頁數(shù)： | 234/373頁 |
| 文件大?。?/td> | 5643K |
| 代理商： | DSP16410 |
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Data Sheet
June 2001
DSP16410B Digital Signal Processor
178
Agere Systems—Proprietary
Use pursuant to Company instructions
Agere Systems Inc.
4 Hardware Architecture
(continued)
4.16 Serial Interface Unit (SIU)
(continued)
4.16.14 SIU Examples
(continued)
4.16.14.2 ST-Bus Interface
The SIU is compatible with the MITEL
1
ST-bus. Both single and double-rate clock protocols are supported.
Table 98
describes the SIU control field settings and resulting signals for both protocols.
Table 98. Control Register and Field Configuration for ST-Bus Interface
1. MITELis a registered trademark of Mitel Corporation.
Control Field
Description
Value
(Single-Rate
Clock)
00
00
0
00
00
0
Value
(Double-Rate
Clock)
00
00
1
00
00
0
OSIZE[1:0]
ISIZE[1:0]
I2XDLY
IFSDLY[1:0]
OFSDLY[1:0]
OFSE
SCON0
[12:11] Clear for 8-bit output data.
SCON0
[4:3]
Clear for 8-bit input data.
SCON1
[11]
Set to extend high phase of ICK.
SCON1
[9:8]
Clear for no IFS delay.
SCON2
[9:8]
Clear for no OFS delay.
SCON3
[15]
For active OFS, selects whether OFS is driven onto SOFS
pin.
SCON3
[14]
Clear to not drive active OCK onto SOCK pin.
SCON3
[7]
For active IFS, selects whether IFS is driven onto SIFS pin.
SCON3
[6]
Clear to not drive active ICK onto SICK pin.
SCON10
[8]
Clear to disable loopback.
SCON10
[7]
Clear to drive output data on rising edge of output bit clock.
SCON10
[6]
Clear to select passive OCK. Set to select active OCK.
SCON10
[5]
Set to invert OFS (active-low frame sync).
SCON10
[4]
Clear to select passive OFS. Set to select active OFS.
SCON10
[3]
Clear to capture input data on falling edge of input bit clock.
SCON10
[2]
Clear to select passive ICK. Set to select active ICK.
SCON10
[1]
Set to invert IFS.
SCON10
[0]
Clear to select passive IFS. Set to select active IFS.
SCON11
[7:0] Active bit clock divide ratio.
OCKE
IFSE
ICKE
SIOLB
OCKK
OCKA
OFSK
OFSA
ICKK
ICKA
IFSK
IFSA
0
0
0
0
0
0
1
0
0
0
1
0
X
0
0
0
0
X
1
X
1
X
1
1
1
1
AGCKLIM[7:0]
(ICK and OCK
are SCK/2)
0
1
1
1
AGRESET
AGSYNC
SCKK
AGEXT
SCON12
[15]
SCON12
[14]
SCON12
[13]
SCON12
[12]
Clear to activate active clock and frame sync generator.
Set to synchronize active generated bit clocks to SIFS pin.
Set to invert SCK. Clear if AGEXT is cleared.
Clear to select CLK as source for active clock and frame sync
generator. Set to select SCK as source for active clock and
frame sync generator.
0
0
0
0
AGFSLIM[10:0]
SCON12
[10:0] Active frame sync divide ratio.
X
0x3FF
相關PDF資料 |
PDF描述 |
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