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參數(shù)資料
| 型號(hào)： | DSP16410 |
| 元件分類： | 數(shù)字信號(hào)處理 |
| 英文描述： | 16-bit fixed point DSP with Flash |
| 中文描述： | 具有閃存的 16 位定點(diǎn) DSP |
| 文件頁(yè)數(shù)： | 155/373頁(yè) |
| 文件大?。?/td> | 5643K |
| 代理商： | DSP16410 |
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Data Sheet
June 2001
DSP16410B Digital Signal Processor
Agere Systems Inc.
Agere Systems—Proprietary
Use pursuant to Company instructions
99
4 Hardware Architecture
(continued)
4.14 System and External Memory Interface
(SEMI)
The system and external memory interface (SEMI) is
the DSP16410B interface to external memory and
memory-mapped off-chip peripherals:
The SEMI supports a maximum total external mem-
ory size of 18 Mwords (16-bit words) through a com-
bination of an address bus, an address bus
extension, and decoded enables.
The SEMI can configure the external data bus as
either 16 bits or 32 bits.
The SEMI can support a mix of asynchronous mem-
ory and synchronous, pipelined ZBT(zero bus turn-
around) SRAMs.
The SEMI provides support for bus arbitration logic
for shared-memory systems.
The SEMI provides programmable enable assertion,
setup, and hold times for external asynchronous
memory.
These features are controlled via a combination of
SEMI pins and control registers. Some additional fea-
tures of the SEMI are the following:
The SEMI arbitrates and prioritizes accesses from
both cores and from the DMAU.
The SEMI allows the cores to boot from internal or
external memory controlled by the state of an input
pin.
The SEMI controls the internal system bus, which
allows the cores, the DMAU, and the PIU to access
the shared internal I/O memory component. This
component includes the SLM and the internal mem-
ory-mapped registers within the DMAU, SIU0, SIU1,
PIU, and SEMI.
Figure 26
depicts the internal and external interfaces to
the SEMI. The SEMI interfaces directly to the X-mem-
ory space buses and Y-memory space buses for both
cores and to the DMAU’s external Z-memory space
buses. This allows:
Either core to perform external program or data
accesses.
Either core or the DMAU to access the SLM or inter-
nal memory-mapped registers.
SEMI Interface Block Diagram
Figure 26. SEMI Interface Block Diagram
YDB
YAB
XDB
XAB
XAB0
XDB0
YAB0
32
20
32
CORE0
ZEAB
ZEDB
ZEDB
ZEAB
DMAU
SDB
SAB
ED[31:0]
EA[18:0]
ERAMN
EROMN
EION
ERWN[1:0]
ECKO
EREQN
EACKN
ERDY
EXM
ERTYPE
ESIZE
SEMI
CORE1
20
YDB0
ZSEG
ZSEG
4
ESEG[3:0]
20
32
YDB
YAB
XDB
XAB
XAB1
XDB1
YAB1
YDB1
32
20
32
20
SDB
SAB
ADDRESS
AND
DATA
CONFIGURATION
ENABLES
AND
STROBES
BUS
ARBITRATION
CLOCK
DSP16410B
EXTERNAL SIGNALS
SYSTEM BUS
(TO SLM, PIU,
SIU0, AND SIU1)
EYMODE
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