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參數(shù)資料
| 型號： | M32C |
| 廠商： | Mitsubishi Electric Corporation |
| 英文描述： | SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER |
| 中文描述： | 單片16位CMOS微機 |
| 文件頁數(shù)： | 123/441頁 |
| 文件大小： | 5170K |
| 代理商： | M32C |
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DMAC II
deveopmen
Rev.B2 for proof reading
Mitsubishi Microcomputers
M32C/83 group
SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER
123
Transfer mode
(MOD)
Transfer counter
(COUNT)
Transfer source address (or imm data)(SADR)
Operation address
(OADR)
Transfer destination address
(DADR)
Chained transfer address
(CADR0)
Chained transfer address
(CADR1)
End-of-transfer interrupt address
(IADR0)
End-of-transfer interrupt address
(IADR1)
16 bits
DMAC II Index
start address (BASE)
BASE + 2
BASE + 4
BASE + 6
BASE + 8
BASE + 10
BASE + 14
BASE + 16
BASE + 12
(Note1)
(Note2)
(Note2)
(Note3)
(Note3)
Transfer mode
(MOD)
Transfer counter
(COUNT)
Transfer source address
(SADR1)
Transfer destination address
(DADR1)
Transfer source address
(SADR2)
Transfer destination address
(DADR2)
Transfer source address
(SADR7)
Transfer destination address
(DADR7)
16 bits
BASE
BASE + 2
BASE + 4
BASE + 6
BASE + 8
BASE + 10
BASE + 28
BASE + 30
Memory-to-memory transfer, Immediate transfer,
Arithmetic transfer
Multiple transfer
Note 1: Delete this data when not using the arithmetic transfer function.
Note 2: Delete this data when not using the chained transfer function.
Note 3: Delete this data when not using an end-of-transfer interrupt.
(2) DMAC II Index
The DMAC II Index is a data table, comprised of 8 to 18 bytes (max. 32 kbytes when multiple transfer
function is selected), which contains such parameters as transfer mode, transfer counter, transfer
source address (or immediate data), operation address, transfer destination address, chained trans-
fer address, and end-of-transfer interrupt address.
This DMAC II Index is located in the RAM area.
Configuration of the DMAC II Index is shown in Figure 1.12.2. The configuration of the DMAC II Index
by transfer mode is shown in Table 1.12.2.
Transfer mode (MOD)
This two-byte data sets DMAC II transfer mode. Configuration of transfer modes is shown in Figure
1.12.3.
Transfer counter (COUNT)
This two-byte data sets the number of times transfer is performed.
Transfer source address (SADR)
This two-byte data sets the memory address from which data is transferred or immediate data.
Operation address (OADR)
This two-byte data sets the memory address to be operated on for calculation. This data is added to
the table only when using the arithmetic transfer function.
Transfer destination address (DADR)
This two-byte data sets the memory address to which data is transferred.
Chained transfer address (CADR)
This four-byte data sets the DMAC II Index start address for the next DMAC II transfer to be per-
formed. This data is added to the table only when using the chained transfer function.
End-of-transfer interrupt address (IADR)
This four-byte data sets the jump address for end-of-transfer interrupt processing. This data is added
to the table only when using an end-of-transfer interrupt.
Figure 1.12.2. DMAC II index
相關(guān)PDF資料 |
PDF描述 |
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