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參數(shù)資料
| 型號(hào)： | M32C |
| 廠商： | Mitsubishi Electric Corporation |
| 英文描述： | SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER |
| 中文描述： | 單片16位CMOS微機(jī) |
| 文件頁(yè)數(shù)： | 15/441頁(yè) |
| 文件大小： | 5170K |
| 代理商： | M32C |
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deveopmen
Description
Rev.B2 for proof reading
Mitsubishi Microcomputers
M32C/83 group
SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER
15
Table 1.1.10. Pin description (2/4)
Function
I/O port
Clock output
Bus control
UART port
Timer A port
Description
I/O
I/O
O
O
O
I/O
I/O
I/O type
O
I
I
I/O
I/O
I/O
O
I
P5
0
to P5
7
CLK
OUT
OUTC/ISCLK
TA
OUT
TA
IN
TB
IN
INPC/OUTC
ISCLK/ISTxD/
ISRxD
IE
OUT
/IE
IN
BE
OUT
/BE
IN
CAN
Pin name
V, V
W, W
O
P5
P6
P7
Port
I/O port
Intelligent I/O port
I/O port
Timer B port
Three phase motor
control output port
UART port
Bus control for DRAM
P6
0
to P6
7
P7
0
to P7
7
This is an 8-bit I/O port equivalent to P0.
P5
3
in this port outputs a divide-by-8 or divide-by-32 clock of
X
IN
or a clock of the same frequency as X
CIN
.
P6
0
to P6
3
are I/O ports for UART0.
P6
4
to P6
7
are I/O ports for UART1.
This is an 8-bit I/O port equivalent to P0.
However, P7
0
and P7
1
are N-channel open drain outputs.
WRL / WR,
WRH / BHE,
RD
ALE,
RDY
Output WRL, WRH and RD, or WR, BHE and RD bus control
signals.
WRL, WRH, and RD selected
In 16-bit data bus, data is written to even addresses when the
WRL signal is
“
L
”
.
Data is written to odd addresses when the WRH signal is
“
L
”
.
Data is read when RD is
“
L
”
.
WR, BHE, and RD selected
Data is written when WR is
“
L
”
.
Data is read when RD is
“
L
”
.
Odd addresses are accessed when BHE is
“
L
”
. Even
addresses are accessed when BHE is
“
H
”
.
Use WR, BHE, and RD when all external memory is an 8-bit
data bus.
Output operation clock for CPU.
While the input level at the HOLD pin is
“
L
”
, the microcomputer
is placed in the hold state.
While in the hold state, HLDA outputs a
“
L
”
level.
ALE is used to latch the address.
While the input level of the RDY pin is
“
L
”
, the microcomputer
is in the ready state.
DW,
CASL,
CASH,
RAS
When DW signal is
“
L
”
, write to DRAM.
Timing signal when latching to line address of even address.
Timing signal when latching to line address of odd address.
Timing signal when latching to row address.
BCLK,
HOLD,
HLDA
O
I
O
I
O
O
O
O
O
This is an 8-bit I/O port equivalent to P0.
I/O
ISCLK is a clock I/O port for intelligent I/O communication.
OUTC is an output port for waveform generation function.
P7
0
to P7
7
are I/O ports for timers A0
–
A3.
P7
1
is an input port for timer B5.
P7
2
and P7
3
are V phase outputs.
P7
4
and P7
5
are W phase outputs.
P7
0
to P7
3
are I/O ports for UART2.
INPC is an input port for time measurement function.
OUTC is an output port for waveform generation function.
ISCLK is a clock I/O port for intelligent I/O communication.
ISTxD/IE
OUT
/BE
OUT
is transmit data output port for intelligent
I/O communication.
ISRxD/IE
IN
/BE
IN
is receive data input port for intelligent I/O
communication.
P7
6
and P7
7
are I/O ports for CAN communication function.
CTS/RTS/SS
CLK
RxD/SCL/STxD
TxD/SDA/SRxD
CTS/RTS/SS
CLK
RxD/SCL/STxD
TxD/SDA/SRxD
Intelligent I/O port
CAN
OUT
CAN
IN
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