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參數(shù)資料
| 型號(hào)： | M32C |
| 廠商： | Mitsubishi Electric Corporation |
| 英文描述： | SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER |
| 中文描述： | 單片16位CMOS微機(jī) |
| 文件頁(yè)數(shù)： | 303/441頁(yè) |
| 文件大?。?/td> | 5170K |
| 代理商： | M32C |
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deveopmen
Rev.B2 for proof reading
DRAM Controller
Mitsubishi Microcomputers
M32C/83 group
SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER
303
DRAM Controller
There is a built in DRAM controller to which it is possible to connect between 512 Kbytes and 8 Mbytes of
DRAM. Table 1.28.1 shows the functions of the DRAM controller.
DRAM space
Bus control
Refresh
Function modes
Waits
512KB, 1MB, 2MB, 4MB, 8MB
2CAS/1W
________
________
EDO-compatible, fast page mode-compatible
1 wait or 2 waits, programmable
To use the DRAM controller, use the DRAM space select bit of the DRAM control register (address 0040
16
)
to specify the DRAM size. Figure 1.28.1 shows the DRAM control register.
The DRAM controller cannot be used in external memory mode 3 (bits 1 and 2 at address 0005
16
are
“
11
2
”
).
Always use the DRAM controller in external memory modes 0, 1, or 2.
When the data bus width is 16-bit in DRAM area, set "1" to R/W mode select bit (bit 2 at address 0004
16
).
Set wait time between after DRAM power ON and before memory processing, and processing necessary
for dummy cycle to refresh DRAM by software.
(Note 1)
Function
DRAM Control register
Bit name
Bit
symbol
Symbol
DRAMCONT
Address
0040
16
When reset
Indeterminate
R W
AR1
AR2
DRAM space select bit
WT
AR0
SREF
Note 1: After reset, the content of this register is indeterminate. DRAM controller starts operation after
writing to this register.
Note 2: The number of cycles with 2 waits is 3-2-2. With 1 wait, it is 2-1-1.
Note 3: When you set to "1", both RAS and CAS change to "L". When you set to "0", RAS and CAS
change to "H" and then normal operation (read/write, refresh) is resumed. In stop mode, there is
no control.
Note 4: Set the bus width using the external data bus width control register (address 000B
16
). When
selecting 8-bit bus width, CASH is indeterminate.
Figure 1.28.1. DRAM control register
Self-refresh mode bit
(Note 3)
0 : Two wait
1 : One wait
b3 b2 b1
0 0 1 : Must not be set
0 1 0 : 0.5MB
0 1 1 : 1MB
1 0 0 : 2MB
1 0 1 : 4MB
1 1 0 : 8MB
1 1 1 : Must not be set
0 : Self-refresh OFF
1 : Self-refresh ON
Nothing is assigned. When write, set to "0".
When read, their contents are indeterminate.
Wait select bit
(Note 2)
b7
b6
b5
b4
b3
b2
b1
b0
Table 1.28.1. DRAM Controller Functions
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PDF描述 |
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