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參數(shù)資料
| 型號(hào)： | MB90V560CR |
| 廠商： | FUJITSU LTD |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, 8 MHz, MICROCONTROLLER, CPGA256 |
| 封裝： | PGA-256 |
| 文件頁(yè)數(shù)： | 284/616頁(yè) |
| 文件大?。?/td> | 15240K |
| 代理商： | MB90V560CR |
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338
CHAPTER 13 UART
Table 13.4-3 Functions of Bits for Status Register (SSR0/SSR1)
No.
Bit name
Function
bit15
PE:
Parity error flag bit
This bit is set to "1" when a parity error occurs during reception.
This bit is cleared to "0" when "0" is written to the reception error flag
clear bit (REC) of the control register (SCR0/SCR1).
When this bit is set to "1" while the reception interrupt request enable bit
(RIE) is 1, a reception interrupt request is output.
When this bit is set to "1", data in the input data register (SIDR0/SIDR1)
will be invalid.
bit14
ORE:
Overrun error flag bit
This bit is set to "1" when an overrun error occurs during reception.
This bit is cleared to "0" when "0" is written to the reception error flag
clear bit (REC) of the control register (SCR0/SCR1).
When this bit is set to "1" while the reception interrupt request enable bit
(RIE) is 1, a reception interrupt request is output.
When this bit is set to "1", data in the input data register (SIDR0/SIDR1)
will be invalid.
bit13
FRE:
Framing error flag bit
This bit is set to "1" when a framing error occurs during reception.
This bit is cleared to "0" when "0" is written to the reception error flag
clear bit (REC) of the control register (SCR0/SCR1).
When this bit is set to "1" while the reception interrupt request enable bit
(RIE) is 1, a reception interrupt request is output.
When this bit is set to "1", data in the input data register (SIDR0/SIDR1)
will be invalid.
bit12
RDRF:
Receive data full flag
bit
This bit indicates the status of the input data register (SIDR0/SIDR1).
This bit is set to "1" when the receive data is stored in the input data
register (SIDR0/SIDR1).
This bit is cleared to "0" when the input data register (SIDR0/SIDR1) is
read.
When the reception interrupt request enable bit (RIE) is set to 1 while
this bit is "1", a reception interrupt request is output.
bit11
TDRE: Transmission
data empty flag bit
This bit indicates the status of the output data register (SODR0/SODR1).
This bit is cleared to "0" when transmission data is written to the output
data register (SODR0/SODR1).
This bit is set to "1" when data is sent after loading it into the
transmission shift register.
When the transmission interrupt request enable bit (TIE) is set to 1 while
this bit is "1", a transmission interrupt request is output.
Note:
"1" is set in the initial state.
bit10
BDS:
Transfer direction
selection bit
This bit specifies the transfer direction of serial data.
When this bit is set to "0", transfer starts with the lowest-order bit (LSB
first).
When this bit is set to "1", transfer starts with the highest-order bit (MSB
first).
Note:
The high-order and low-order sides of data are interchanged with each
other when reading from, or writing to the serial data register. Therefore,
if data is written to the output data register (SODR0/SODR1) and then
this bit is rewritten, the written data becomes invalid.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MB90V590ACR | 16-BIT, 16 MHz, MICROCONTROLLER, CPGA256 |
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| MB91101PF-G-BND-R | 32-BIT, 50 MHz, RISC MICROCONTROLLER, PQFP100 |
| MB91103 | 32-BIT, 25 MHz, RISC MICROCONTROLLER, PQFP160 |
| MB91107PFV-G | 32-BIT, 50 MHz, RISC MICROCONTROLLER, PQFP120 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MB-910 | 制造商:Circuit Test 功能描述:BREADBOARD WIRING KIT - 350 PCS |
| MB9100100 | 制造商:COM/DUO 功能描述:FAN 4-6WKS |
| MB9100-100 | 制造商:COM/DUO 功能描述:FAN 4-6WKS |
| MB91101 | 制造商:Panasonic Industrial Company 功能描述:IC |
| MB91101A | 制造商:FUJITSU 制造商全稱:Fujitsu Component Limited. 功能描述:32-bit RISC Microcontroller |
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