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參數(shù)資料
| 型號： | MC68HC08KH12A |
| 廠商： | 飛思卡爾半導(dǎo)體(中國)有限公司 |
| 英文描述： | Microcontrollers |
| 中文描述： | 微控制器 |
| 文件頁數(shù)： | 145/178頁 |
| 文件大?。?/td> | 925K |
| 代理商： | MC68HC08KH12A |
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MC68HC08KH12A Data Sheet, Rev. 1.1
Freescale Semiconductor
145
Chapter 14
External Interrupt (IRQ)
14.1 Introduction
The IRQ module provides a non-maskable interrupt input.
14.2 Features
Features of the IRQ module include the following:
A Dedicated External Interrupt Pin (IRQ1)
IRQ1 Interrupt Control Bits
Hysteresis Buffer
Programmable Edge-only or Edge and Level Interrupt Sensitivity
Automatic Interrupt Acknowledge
IRQ1 pin includes internal pullup resistor
14.3 Functional Description
A logic zero applied to the external interrupt pin can latch a CPU interrupt request.
Figure 14-1
shows the
structure of the IRQ module.
Interrupt signals on the IRQ1 pin are latched into the IRQ1 latch. An interrupt latch remains set until one
of the following actions occurs:
Vector fetch — A vector fetch automatically generates an interrupt acknowledge signal that clears
the IRQ latch.
Software clear — Software can clear the interrupt latch by writing to the acknowledge bit in the
interrupt status and control register (ISCR). Writing a logic one to the ACK1 bit clears the IRQ1
latch.
Reset — A reset automatically clears the interrupt latch.
The external interrupt pin is falling-edge-triggered and is software-configurable to be either falling-edge
or low-level-triggered. The MODE1 bit in the ISCR controls the triggering sensitivity of the IRQ1 pin.
When the interrupt pin is edge-triggered only, the CPU interrupt request remains set until a vector fetch,
software clear, or reset occurs.
When the interrupt pin is both falling-edge and low-level-triggered, the CPU interrupt request remains set
until both of the following occur:
Vector fetch or software clear
Return of the interrupt pin to logic one
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PDF描述 |
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