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參數(shù)資料
| 型號： | μPDPD30101 |
| 廠商： | NEC Corp. |
| 英文描述： | 64-Bit Micro[rocessor(64位微處理器) |
| 中文描述： | 64位微[rocessor（64位微處理器） |
| 文件頁數(shù)： | 21/97頁 |
| 文件大?。?/td> | 409K |
| 代理商： | ΜPDPD30101 |
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μ
PD30101
20
3.4 System Control Coprocessor (CP0)
CP0 supports memory management, address translation, exception processing, and privilege operations. CP0 has
the registers shown in Table 3-1, and a 32-entry TLB.
The basic configuration of the CP0 registers of the V
R
4101 is the same as that of the V
R
4200 and V
R
4400. However,
because the number of entries of TLB, page size, cache size, physical address space, and system interface differ
between the V
R
4101 and V
R
4200/V
R
4400, the bit configuration and setting differ. For details, refer to
V
R
4101 User’s
Manual
.
3.4.1 CP0 registers
All the CP0 registers that can be used with the V
R
4101 are listed below. Writing to or reading from an unused register
(RFU) is undefined. In the 32-bit mode, the high-order 32 bits of 64-bit registers are masked.
Figure 3-4. CP0 Registers and TLB
Entry Lo0
2*
Entry Hi
10*
Entry Lo1
3*
Index
0*
Random
1*
Page mask
5*
Wired
6*
PRId
15*
Config
16*
Tag Hi
29*
Tag Lo
28*
LLAddr
17*
TLB
31
0
0
127/255
(“Safe” entry)
Context
4*
BadVAddr
8*
Count
9*
Compare
11*
Cause
13*
Status
12*
EPC
14*
Watch Lo
18*
X context
20*
Parity error
26*
Watch Hi
19*
Cache error
27*
Error EPC
30*
Registers used for memory management system
Registers used for exception processing
Remark
“*” indicates a register number.
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