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參數(shù)資料
| 型號(hào)： | GT-48001A |
| 廠商： | Galileo Technology Services, LLC |
| 英文描述： | Switched Ethernet Controller For 10BaseX(10BaseX交換式快速以太網(wǎng)控制器) |
| 中文描述： | 交換式以太網(wǎng)控制器10BaseX（10BaseX交換式快速以太網(wǎng)控制器） |
| 文件頁數(shù)： | 73/101頁 |
| 文件大?。?/td> | 1235K |
| 代理商： | GT-48001A |
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GT-48001A Switched Ethernet Controller
Revision 1.6
73
21.1
Internal Control Registers
Global Control, Offset: 0x140 028
PCI Global Counters
0x140040 -0x140044
PCI Configuration
Device and Vendor ID
0x000
Status and Command
0x004
Class Code and Revision ID
0x008
Header Type, Latency Timer, Cache Line
0x00c
Internal/DRAM Base Address Register
0x010
Interrupt Pin and Line
0x03c
Bi ts
Fi e l d Na m e
Fun cti o n
In iti a l Va l u e
0
DisLearnPro
Disable Learning Process.
0 - Learning process is enabled
1 - Learning process is disabled. The GT-48001A will
not learn any new addresses from the Ethernet ports
0x0
1
RMONEn
RMON Enable.
0 - RMON disabled
1 - The GT-48001A enters the RMON mode (Station-
to-Station connectivity matrix) and asserts the
ChipSel* pin when it reads the packet’s Byte Count
and Source and Destination Addresses from the
DRAM
0x0
2
DevTabMod
Device Table Mode.
0 - The GT-48001A updates the appropriate bits in the
table upon master abort
1 - The CPU updates the Device Table
0x0
3
-
Reserved.
0x1
4
DRAMArbPri
DRAM Arbiter Priority.
This bit indicates the DRAM arbitration scheme of the
four GT-48001A internal units as follows:
0 - 1) Frame Control unit, 2) Switching Core unit, 3)
PCI and InterPCI Control units in round robin scheme.
1- 1) Frame Control unit, 2) Switching Core unit, 3)
InterPCI Control unit, 4) PCI Control unit
0x0
5
DescArbPri
Descriptor Control Arbiter Priority.
This bit indicates the descriptor control arbitration
scheme as follows:
0 -Round robin between the PCI side and the 8 Ether-
net ports. The 8 ports have equal priority.
1- PCI has higher priority than the 8 ports. The priority
is: PCI, Port 0; PCI, Port 1;......PCI, Port 7; PCI, Port
0...
0x1
De scr ipt i on
Off s e t
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