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參數(shù)資料
| 型號： | GT-48001A |
| 廠商： | Galileo Technology Services, LLC |
| 英文描述： | Switched Ethernet Controller For 10BaseX(10BaseX交換式快速以太網(wǎng)控制器) |
| 中文描述： | 交換式以太網(wǎng)控制器10BaseX（10BaseX交換式快速以太網(wǎng)控制器） |
| 文件頁數(shù)： | 97/101頁 |
| 文件大?。?/td> | 1235K |
| 代理商： | GT-48001A |
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GT-48001A Switched Ethernet Controller
Revision 1.6
95
24.
AC Timing - PRELIMINARY/SUBJECT TO CHANGE
(Tc= 0-70oC; VDD= +5V, +/- 5%)
Notes:
1. All Delays, Setup, and Hold times are referred to Clk rising edge, unless stated otherwise.
2. All outputs are specified for 50pf load.
3. “All Inputs” and “All Outputs” also refer to I/O signal behavior.
Figure 20: Serial Clock Waveform (SClk)
Symbol
Signals
Description
Min
Max
Unit
Clk
System Clock
30
33
MHz
Clk
Rise/Fall Time (PCI Specification Rev. 2.1)
1
4
V/ns
Rst*, Frame*, IRdy*,
TRdy*, DevSel*, Stop*,
PErr*, Par, Int*
AD[31:0], CBE[3:0]*,
Gnt*, IdSel, Req*, SErr*
See PCI Specification Rev. 2.1.
t1
SClk
Rise Time
2
ns
t2
SClk
Fall Time
2
ns
SClk
Frequency Stability
+/-
50
PPM
t3
DAddr[8:0],
DData[31:0], CAS*,
RAS*, WE*, ChipSel*
Delay from Clock Rising or Falling Edge
2
17
ns
t4
DData[31:0], Rst-
Queue*, EnDev*
Setup
10
ns
t5
DData[31:0], Rst-
Queue*, EnDev*
Hold
1
ns
t6
DData[31:0]
Float Delay
2
18
ns
t7
DData[31:0]
Drive Delay
2
12
ns
SClk
Voh
Vol
t1
t2
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PDF描述 |
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參數(shù)描述 |
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