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參數(shù)資料
| 型號： | XRT79L71IB-F |
| 廠商： | Exar Corporation |
| 文件頁數(shù)： | 115/609頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC LIU/FRAMER DS3/E3 1CH 208BGA |
| 標(biāo)準(zhǔn)包裝： | 126 |
| 控制器類型： | DS3/E3 調(diào)幀器 |
| 接口： | LIU |
| 電源電壓： | 3.15 V ~ 3.45 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 208-LBGA |
| 供應(yīng)商設(shè)備封裝： | 208-STBGA（17x17） |
| 包裝： | 托盤 |
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PRELIMINARY
XRT79L71
186
REV. P2.0.0
1-CHANNEL DS3/E3 CLEAR-CHANNEL FRAMERLIU COMBO - CC/HDLC ARCHITECTURE
The Clock and Data Recovery block (now having no incoming DS3 line signal to lock onto) will begin to drift
towards its VCO center frequency. As the Clock and Data Recovery block begins to do this, at some point,
the Recovered Clock frequency (of the Clock and Data Recovery) will drift to beyond the point where it differs
from the Reference Clock signal (being supplied by the SFM Synthesizer block) by 0.5% (or 5000ppm).
Once the Recovered Clock signal differs from the Reference Clock signal by 5000ppm, or more, then it will
declare the LOL Defect Condition.
Once the Clock and Data Recovery block has declared the LOL Defect condition, it will now lock onto the
Reference Clock signal (from the SFM Synthesizer block). In this case, the Recovered clock signal (from the
Clock and Data Recovery block) will be derived from the Reference Clock signal (from the SFM Synthesizer
block).
For the duration that the AGC Block is in the High-Gain Mode (which indicates that no signal energy is
presented at the RTIP/RRING input pins), then the Clock and Data Recovery block will remain in the above-
mentioned state. In other words, it will continue to declare the LOL Defect Condition. It will also continue to
synthesize and route a 44.736MHz clock signal (to the down-stream circuitry, such as the Receive DS3/E3
Framer block) based upon the Reference Clock signal from the SFM Synthesizer block.
If A Signal is present at the RTIP/RRING Input Pins
If there is an impairment within the incoming DS3 line signal, such that signal energy was still present at the
RTIP/RRING input pins, however Recovered Clock frequency (from the Clock and Data Recovery) differs from
the Reference Clock Frequency by more than 5000ppm, then all of the following will happen.
The Receive DS3/E3 LIU Block may (or may not) declare the LOS Defect condition (please see Section
4.3.1.6 for more information on how the Receive DS3/E3 LIU Block declares the LOS Defect Condition).
This condition depends upon the amplitude of the signal being applied to the RTIP/RRING input pins.
The Clock and Data Recovery block (now locking onto a signal that is more than 5000ppm off in frequency,
from the Reference Clock signal (being supplied by the SFM Synthesizer block). As a consequence, the
Clock and Data Recovery will declare the LOL Defect Condition.
Once the Clock and Data Recovery block has declared the LOL Defect condition, it will now lock onto the
Reference Clock signal (from the SFM Synthesizer block). In this case, the Recovered clock signal (from the
Clock and Data Recovery block) will be derived from the Reference Clock signal (from the SFM Synthesizer
block).
In this case, the AGC Block will not be in the High-Gain Mode (which indicates that there is some signal energy
present at the RTIP/RRING input pins). Whenever this is the case, then the Clock and Data Recovery block
will constantly be cycling through the following states.
STATE 1:
The Clock and Data Recovery is locked onto a line signal that is more than 5000ppm off in
frequency from the Reference Clock signal (that is supplied by the SFM Synthesizer block).
As a
consequence, the Clock and Data Recovery declares the LOL Defect Condition.
STATE 2: Now that the Clock and Data Recovery is declaring the LOL Defect condition, it (for the time-being)
will cease to attempt to lock onto the incoming line signal (via the RTIP/RRING input pins), and will (instead)
lock onto the Reference Clock signal (that originates from the SFM Synthesizer block). In this case, the
difference between Recovered Clock and the Reference Clock is no longer be greater than 5000ppm. It will
now be 0ppm (because the Recovered Clock is now being synthesized from the Reference Clock). As a
consequence, the Clock and Data Recovery will now clear the LOL Defect condition.
STATE 3: Now that the Clock and Data Recovery has cleared the LOL Defect condition, it will now attempt to
acquire lock with the incoming DS3 line signal. As the Clock and Data Recovery does this, it will continue to
make the comparison between the frequency of its Recovered Clock and the frequency of the Reference
Clock.
4.3.1.5
The SFM (Single-Frequency Mode) Synthesizer Block
The purpose of the SFM Synthesizer block is to provide the Clock and Data Recovery with a proper Reference
clock signal that is of the frequency 44.736MHz (for DS3 applications) or 34.368MHz (for E3 applications).
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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| XRT79L72IB | 制造商:EXAR 制造商全稱:EXAR 功能描述:2 - CHANNEL DS3/E3 ATM UNI/PPP COMBO IC |
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| XRT79L73IB | 制造商:EXAR 制造商全稱:EXAR 功能描述:3 - CHANNEL DS3/E3 ATM UNI/PPP COMBO IC |
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