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參數(shù)資料
| 型號： | XRT79L71IB-F |
| 廠商： | Exar Corporation |
| 文件頁數(shù)： | 370/609頁 |
| 文件大小： | 0K |
| 描述： | IC LIU/FRAMER DS3/E3 1CH 208BGA |
| 標準包裝： | 126 |
| 控制器類型： | DS3/E3 調(diào)幀器 |
| 接口： | LIU |
| 電源電壓： | 3.15 V ~ 3.45 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 208-LBGA |
| 供應商設備封裝： | 208-STBGA（17x17） |
| 包裝： | 托盤 |
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PRELIMINARY
XRT79L71
416
REV. P2.0.0
1-CHANNEL DS3/E3 CLEAR-CHANNEL FRAMERLIU COMBO - CC/HDLC ARCHITECTURE
Operation of the Receive Payload Data Output Interface Block
The Receive Payload Data Output Interface block permits the user to configure it to operate in either of the
following modes.
The "Serial" Mode
The "Nibble-Parallel" Mode
5.3.5.1
Serial Mode Operation of the Receive Payload Data Output Interface
If the Receive Payload Data Output Interface block is configured to operate in the "Serial Mode" it can be
further configured to operate in either the "Non-Gapped Clock" Mode or in the "Gapped Clock" Mode.
5.3.5.1.1
Operating the Receive Payload Data Output Interface Block in the "Non-Gapped Clock" Mode
If the Receive Payload Data Output Interface block has been configured to operate in the "Serial/Non-Gapped-
Clock" Mode, then all of the following is true.
The XRT79L71 will output the entire contents of the incoming E3 data-stream (consisting of both payload
and overhead bits) via the RxSer output pin, upon the rising edge of the RxCLK signal (which is a
34.368MHz clock signal).
The user will need to rely on the "RxOHInd/RxGapClk" output pin in order to distinguish a payload bit from an
overhead bit, within the data that is output via the "RxSer" output pin.
The XRT79L71 will pulse the "RxFrame" output pin "high" for one "RxCLK" period, coincident to whenever it
outputs the very first bit within a given E3 frame via the "RxSer" output pin. The "RxFrame" output pin will be
held "low" at all other times.
Whenever the XRT79L71 has been configured to operate in this mode, then the Receive Payload Data Output
Interface block will function as the source of the 34.368MHz clock signal (via the RxCLK output signal). This
clock signal is used as the "System-Side Terminal Equipment" clock source by both the "Receive Payload Data
Output Interface block (of the XRT79L71) and the "System-Side Terminal Equipment" device or circuitry.
The Receive Payload Data Output Interface block will serially output the entire contents of the incoming E3
data-stream via the "RxSer" output pin. As mentioned earlier, the Receive Payload Data Output Interface
block will output this data upon the rising edge of the RxCLK signal. As a consequence, the user is advised to
design (or configure) the "System-Side Terminal Equipment" circuitry to sample and latch this data (via the
"E3_Data_In" input pin) upon the falling edge of RxCLK (Rx_E3_Clock_In), as depicted below in Figure 190.
FIGURE 189. AN ILLUSTRATION OF HOW TO INTERFACE THE "SYSTEM-SIDE TERMINAL EQUIPMENT" TO THE
"RECEIVE PAYLOAD DATA OUTPUT INTERFACE" BLOCK (OF THE XRT79L71) FOR SERIAL MODE OPERATION
System-Side Terminal Equipment
(Receive Payload Section)
XRT79L71 DS3/E3 Framer
E3_Data_In
Rx_E3_Clock_In
Rx_Start_of_Frame
RxClk
RxFrame
RxOHInd
34.368 MHz Clock Signal
RxSer
Rx_E3_OH_Ind
相關PDF資料 |
PDF描述 |
|---|---|
| XRT81L27IV-F | IC LIU EI 7CH 3.3V 128TQFP |
| XRT82D20IW-F | IC LIU E1 SGL 28SOJ |
| XRT82L24AIV-F | IC LIU E1 QAUD 100TQFP |
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| XRT83L30IV-F | IC LIU LH/SH T1/E1 SGL 64TQFP |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| XRT79L72 | 制造商:EXAR 制造商全稱:EXAR 功能描述:2 - CHANNEL DS3/E3 ATM UNI/PPP COMBO IC |
| XRT79L72IB | 制造商:EXAR 制造商全稱:EXAR 功能描述:2 - CHANNEL DS3/E3 ATM UNI/PPP COMBO IC |
| XRT79L73 | 制造商:EXAR 制造商全稱:EXAR 功能描述:3 - CHANNEL DS3/E3 ATM UNI/PPP COMBO IC |
| XRT79L73IB | 制造商:EXAR 制造商全稱:EXAR 功能描述:3 - CHANNEL DS3/E3 ATM UNI/PPP COMBO IC |
| XRT79L74 | 制造商:EXAR 制造商全稱:EXAR 功能描述:4 - CHANNEL DS3/E3 ATM UNI/PPP COMBO IC |
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