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參數(shù)資料
| 型號： | XRT79L71IB-F |
| 廠商： | Exar Corporation |
| 文件頁數(shù)： | 208/609頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC LIU/FRAMER DS3/E3 1CH 208BGA |
| 標(biāo)準(zhǔn)包裝： | 126 |
| 控制器類型： | DS3/E3 調(diào)幀器 |
| 接口： | LIU |
| 電源電壓： | 3.15 V ~ 3.45 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 208-LBGA |
| 供應(yīng)商設(shè)備封裝： | 208-STBGA（17x17） |
| 包裝： | 托盤 |
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XRT79L71
PRELIMINARY
271
1-CHANNEL DS3/E3 CLEAR-CHANNEL FRAMERLIU COMBO - CC/HDLC ARCHITECTURE
REV. P2.0.0
5.2.1.1
Mode 1 - Serial/Loop-Timing Mode Operation of the Transmit Payload Data Input Interface
Block
If the XRT79L71 is configured to operate in Mode 1 then all of the following is true.
The XRT79L71 will be configured to operate in the Loop-Timing Mode. In other words, the Transmit Section
of the XRT79L71 will use the Recovered Clock signal from the Receive E3 LIU Block as its timing source.
Since the XRT79L71 is configured to operate in the Serial-Mode, it will sample and latch the data, being
applied to the TxSer input pin upon the rising edge of the RxOutClk output signal.
The XRT79L71 will pulse the TxFrame output pin "High" for one bit-period coincident to whenever the
Transmit Payload Data Input Interface block is processing the very last bit within a given E3 frame.
Figure 124 presents an illustration of how to Interface the System-Side Terminal Equipment to the Transmit
Payload Data Input Interface block of the XRT79L71 for Mode 1 operation.
TABLE 37: A SUMMARY OF THE "TRANSMIT PAYLOAD DATA INPUT INTERFACE" MODES
MODE
NIBBLE-PARALLEL/
SERIAL MODE
SOURCE OF "SYSTEM-SIDE TERMINAL EQUIPMENT" CLOCK
FRAMING ALIGNMENT
TIMING SOURCE
1
Serial
Loop-Timing Mode:
The XRT79L71 will output a 34.368MHz clock signal via the
"RxOutClk" output pin. This clock signal is ultimately
derived from Recovered Line Clock (from Receive DS3/E3
LIU Block).
Asynchronous upon
Power up.
2
Serial
Local-Timing Mode:
The user is expected to apply a 34.368MHz clock signal to
the TxInClk Input pin
TxFrameRef Input
3
Serial
Local-Timing Mode:
Therefore, the user is expected to apply a 34.368MHz clock
signal to the TxInClk Input pin
Asynchronous upon
Power up
4
Nibble-Parallel
Loop-Timing Mode:
Ther XRT79L71 will output an 8.592MHz "Nibble-Clock" sig-
nal (via the "TxNibClk" output). This clock signal is ulti-
mately derived from the Recovered Line Clock (from the
Receive DS3/E3 LIU Block).
Asynchronous upon
Power up
5
Nibble-Parallel
Local-Timing Mode:
Ther user is expected to apply a 34.368MHz clock to the
TxInClk input pin. The XRT 79L71 will use the TxInClk sig-
nal to derive the 8.592MHz clock signal (which is output via
the "TxNibClk" output pin).
TxFrameRef Input pin
6
Nibble-Parallel
Local-Timing Mode:
The user is expected to apply a 34.368MHz clock signal to
the TxInClk input pin. The XRT 79L71 will use the TxInClk
signal to derive the 8.592MHz clock signal (which is output
via the "TxNibClk" output pin).
Asynchronous upon
Power up
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| XRT79L73IB | 制造商:EXAR 制造商全稱:EXAR 功能描述:3 - CHANNEL DS3/E3 ATM UNI/PPP COMBO IC |
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