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參數(shù)資料
| 型號(hào)： | XRT79L71IB-F |
| 廠商： | Exar Corporation |
| 文件頁(yè)數(shù)： | 123/609頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC LIU/FRAMER DS3/E3 1CH 208BGA |
| 標(biāo)準(zhǔn)包裝： | 126 |
| 控制器類(lèi)型： | DS3/E3 調(diào)幀器 |
| 接口： | LIU |
| 電源電壓： | 3.15 V ~ 3.45 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類(lèi)型： | 表面貼裝 |
| 封裝/外殼： | 208-LBGA |
| 供應(yīng)商設(shè)備封裝： | 208-STBGA（17x17） |
| 包裝： | 托盤(pán) |
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PRELIMINARY
XRT79L71
194
REV. P2.0.0
1-CHANNEL DS3/E3 CLEAR-CHANNEL FRAMERLIU COMBO - CC/HDLC ARCHITECTURE
4.3.1.6.2
The Analog LOS Detector
The LOS Defect Declaration and Clearance criteria for the Analog LOS Detectors are described below.
The Functional Operation of the Analog LOS Detector
The Receive DS3/E3 LIU Block consists of a Peak Detector and an AGC (Automatic Gain Control) Amplifier.
These two blocks function as a significant portion of the Analog LOS Detector. The purpose of the Peak
Detector is to determine and reflect a running average of the peak amplitude of the incoming DS3 line signal.
The purpose of the AGC block is to amplify the incoming DS3 line signal by an appropriate factor, such that this
Received line signal will be represented by a signal (inside the Receiver circuitry) which contains an amplitude
that ranges in between some pre-determined MIN and MAX value (in order to permit proper operation of the
chip).
The AGC block uses the output of the Peak Detector in order to determine the amplification factor that it should
use on the incoming DS3 line signal.
During an LOS condition, the amplitude of the Receive line signal will drop to a very low voltage level. At this
point, the Peak Detector will reflect this low signal amplitude in its output to the AGC block. The AGC block will
then proceed to increase its gain in order to amplify the incoming DS3 line signal such that the internal signal
will have an amplitude between the some MIN and MAX voltage. Now, because the amplitude of the incoming
DS3 line signal is very low (as one would expect during an LOS condition), the AGC block is going to increase
its gain significantly. Once the gain of the AGC block exceeds a certain value, then the Analog LOS Detector is
going to make the presumption that there is no line signal (at the receive input of the chip) and that it is
experiencing an LOS defect condition. As a consequence, the entire Receive DS3/E3 LIU Block will, in turn,
be declaring the LOS defect condition.
NOTE: It is the gain of the AGC block that is driving this declaration of the LOS defect condition.
At some later time, the Receive Line signal will eventually be restored.
Whenever this occurs, then the
amplitude of this line signal will increase. At this point, the Peak Detector will reflect this increase in the
incoming line signal amplitude, in its output to the AGC block. The AGC block will then proceed to reduce its
gain in order to amplify the incoming line signal by the appropriate amount. Once the gain of the AGC block
drops below a certain value, then the Analog LOS Detector is going to make the presumption that there is a
line signal (at the RTIP/RRING input pins of the chip) and that it is no longer experiencing an LOS defect
condition. At this time, the Analog LOS defect will then clear the LOS defect condition.
The LOS Defect Declaration Criteria
The Analog LOS Detector (within the Receive DS3/E3 LIU Block) will declare the LOS Defect condition
anytime the amplitude of the incoming DS3 line signal is determined to be less than _ (when measured across
the RTIP and RRING input pins). The Receive DS3/E3 LIU block will indicate (to the outside world) that the
Analog LOS Detector is declaring the LOS defect condition, by doing all of the following.
It will set Bits 4 (Analog LOS Defect Declared) and 1 (Receive LOS Defect Declared - Receive DS3/E3 LIU
Block), within the LIU Alarm Status Register, to "1" as depicted below.
LIU Receive Control Register (Address = 0x1305)
BIT 7
BIT 6
BIT 5
BIT 4
BIT 3
BIT 2
BIT 1
BIT 0
Unused
Disable
DLOS
Detector
Disable
ALOS Detec-
tor
Unused
LOSMUT
Enable
Receive
Monitor
Mode Enable
Receive
Equalizer
Enable
R/O
R/W
R/O
R/W
0
1
0
1
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