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參數(shù)資料
| 型號： | XRT79L71IB-F |
| 廠商： | Exar Corporation |
| 文件頁數(shù)： | 217/609頁 |
| 文件大小： | 0K |
| 描述： | IC LIU/FRAMER DS3/E3 1CH 208BGA |
| 標(biāo)準(zhǔn)包裝： | 126 |
| 控制器類型： | DS3/E3 調(diào)幀器 |
| 接口： | LIU |
| 電源電壓： | 3.15 V ~ 3.45 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 208-LBGA |
| 供應(yīng)商設(shè)備封裝： | 208-STBGA（17x17） |
| 包裝： | 托盤 |
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XRT79L71
PRELIMINARY
279
1-CHANNEL DS3/E3 CLEAR-CHANNEL FRAMERLIU COMBO - CC/HDLC ARCHITECTURE
REV. P2.0.0
STEP 3 - Configure the XRT79L71 to operate in the Local-Timing/Frame Master Mode
This can be accomplished by setting Bits 1 and 0 (TimRefSel[1:0]) within the Framer Operating Mode Register
to [1, X] as depicted below.
5.2.1.4
Mode 4 - Nibble-Parallel/Loop-Timing Mode Operation of the Transmit Payload Data Input
Interface Block
If the XRT79L71 is configured to operate in Mode 4 then all of the following is true.
The XRT79L71 will be configured to operate in the Loop-Timing Mode. In other words, the Transmit Section
of the XRT79L71 will use the Recovered Clock signal from the Receive E3 LIU Block as its timing source.
In this mode, the XRT79L71 will use the LIU Recovered Clock signal to derive the TxNibClk signal.
For E3 Applications, the TxNibClk frequency is exactly one-fourth of the LIU Recovered Clock signal or
8.592MHz.
Since the XRT79L71 is configured to operate in the Nibble-Parallel Mode, it will sample and latch the data,
being applied to the TxNib[3:0] input pins upon the third rising edge of the RxOutClk output clock signal,
following a given rising edge of the TxNibClk output clock signal.
The XRT79L71 will pulse the TxNibFrame output pin "High" for one nibble-period coincident to whenever the
Transmit Payload Data Input Interface is processing the very last nibble of a given E3 frame.
Figure 130 presents an illustration of how to Interface the System-Side Terminal Equipment to the Transmit
Payload Data Input Interface block of the XRT79L71 for Mode 4 operation.
Mode 4 Operation of the Transmit Payload Data Input Interface Block
Framer Operating Mode Register (Address = 0x1100)
BIT 7
BIT 6
BIT 5
BIT 4
BIT 3
BIT 2
BIT 1
BIT 0
Local Loop
Back
IsDS3
Internal LOS
Enable
RESET
Direct
Mapped
ATM
Frame For-
mat
TimRefSel[1:0]
R/W
0
1
0
1
0
1
X
FIGURE 130. AN ILLUSTRATION OF HOW TO INTERFACE THE SYSTEM-SIDE TERMINAL EQUIPMENT TO THE TRANSMIT
PAYLOAD DATA INPUT INTERFACE BLOCK OF THE XRT79L71 FOR MODE 4 (NIBBLE-PARALLEL/LOOP-TIMING)
OPERATION
System-Side Terminal
Equipment
XRT79L71 DS3/E3
Framer IC
E3_Data_Out[3:0]
E3_Nib_Clock_In
Tx_End_of_Frame
TxNib[3:0]
TxNibClk
TxNibFrame
NibInt
VCC
4
RxLineClk
34.368MHz
8.592MHz
TxOH_Ind
E3_Overhead_Ind
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