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參數(shù)資料
| 型號： | XRT79L71IB-F |
| 廠商： | Exar Corporation |
| 文件頁數(shù)： | 395/609頁 |
| 文件大小： | 0K |
| 描述： | IC LIU/FRAMER DS3/E3 1CH 208BGA |
| 標(biāo)準(zhǔn)包裝： | 126 |
| 控制器類型： | DS3/E3 調(diào)幀器 |
| 接口： | LIU |
| 電源電壓： | 3.15 V ~ 3.45 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 208-LBGA |
| 供應(yīng)商設(shè)備封裝： | 208-STBGA（17x17） |
| 包裝： | 托盤 |
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XRT79L71
PRELIMINARY
439
1-CHANNEL DS3/E3 CLEAR-CHANNEL FRAMERLIU COMBO - CC/HDLC ARCHITECTURE
REV. P2.0.0
1.
Since the E3, ITU-T G.832 Frame consists of overhead bytes (in lieu of overhead bits), whenever the "TxOH_Ind"
output pin (of the XRT79L71) pulses "high" it will do so for 16 consecutive bit-periods (when processing the FA1
and FA2 bytes), and it will do so for 8 consecutive bit-periods, when processing the remaining five (5) overhead
bytes. Therefore, for the E3, ITU-T G.832 framing format, whenever the "System-Side Terminal Equipment"
detects the "TxOH_Ind" output pin being pulled "high", it is expected to (1) continuously sample the state of the
"TxOH_Ind" output pin with each rising edge of "RxOutClk", and (2) to NOT transmit an E3 payload bit (to the
Transmit Payload Data Input Interface block) until it samples the "TxOH_Ind" output pin toggling "low".
2.
2.If the "Transmit Payload Data Input Interface" block is to be operated in the "Gapped-Clock" Mode, then refer to
Configuring the XRT79L71 to operate in Mode 1 (Serial/Loop-Timing)
The user can configure the XRT79L71 to operate in Mode 1 by executing the following steps.
STEP 1 - Design your board such that the System-Side Terminal Equipment circuitry interfaces to the
Transmit Payload Data Input Interface in the manner as depicted above in Figure 206.
STEP 2 - Configure the XRT79L71 to operate in the Serial Mode
This can be accomplished by setting the "NibIntf" input pin to a logic "LOW".
NOTE: This step also configures the "Receive Payload Data Output Interface" to operate in the "Serial Mode".
STEP 3 - Configure the XRT79L71 to operate in the Loop-Timing Mode
This can be accomplished by setting Bits 1 and 0 (TimRefSel[1:0]) within the "Framer Operating Mode"
Register to "[0, 0]" as depicted below.
FIGURE 207. AN ILLUSTRATION OF THE BEHAVIOR OF THE "SYSTEM-SIDE TERMINAL EQUIPMENT" SIGNALS FOR
MODE 1 (SERIAL/LOOP-TIMING) MODE OPERATION
System-Side Terminal Equipment Signals
E3_Clock_In
E3_Data_Out
Tx_End_of_Frame
E3_Overhead_Ind
XRT79L71 Transmit Payload Data Input Interface Block Signals
RxOutClk
TxSer
TxFrame
TxOH_Ind
Payload[4238]
Payload[4239]
FA1, Bit 7
FA1, Bit 6
Payload[4238]
Payload[4239]
FA1, Bit 7
FA1, Bit 6
Note: The FA1 byte will not be processed by the
Transmit Payload Data Input Interface.
E3 Frame Number N
E3 Frame Number N + 1
Note: TxFrame pulses high to denote
E3 Frame Boundary.
Note: TxOH_Ind pulses high for
16 bit periods in order to
denote Overhead Data
(e.g., the FA1 and FA2 bytes).
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