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參數(shù)資料
| 型號： | XRT79L71IB-F |
| 廠商： | Exar Corporation |
| 文件頁數(shù)： | 479/609頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC LIU/FRAMER DS3/E3 1CH 208BGA |
| 標(biāo)準(zhǔn)包裝： | 126 |
| 控制器類型： | DS3/E3 調(diào)幀器 |
| 接口： | LIU |
| 電源電壓： | 3.15 V ~ 3.45 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 208-LBGA |
| 供應(yīng)商設(shè)備封裝： | 208-STBGA（17x17） |
| 包裝： | 托盤 |
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PRELIMINARY
XRT79L71
38
REV. P2.0.0
1-CHANNEL DS3/E3 CLEAR-CHANNEL FRAMERLIU COMBO - CC/HDLC ARCHITECTURE
8.
Immediately after the C/P toggles the RD/DS (Data Strobe) signal "low", the XRT79L71 will continue to
drive the RDY/DTACK output pin "high". The XRT79L71 does this in order to inform the C/P that the
data (to be written into the "target" address location, within the XRT79L71) is "NOT READY" to be
latched into the C/P. In this case, the C/P should continue to hold the "Data Strobe" (RD/DS) input
pin "low" until it detects the RDY/DTACK output pin toggling "high".
9.
After waiting the appropriate time, for the data (on the bi-directional data bus) to settle and can be safely
accepted by the C/P.
At this time, the XRT79L71 will indicate that this data can be latched into the
"target" address location by toggling the RDY/DTACK output pin "low".
10.
After the C/P detects the RDY/DTACK signal (from the XRT79L71) toggling "low", it can then terminate
the Write Cycle by toggling the "RD/DS" (Data Strobe) input pin "high".
NOTE: Once the user toggles the
RD/DS (Data Strobe) input pin "high", then the following two things will happen.
a. The XRT79L71 will latch the contents of the bi-directional data bus into the Microprocessor Interface block.
b. The XRT79L71 will terminates the "Write" cycle.
Figure 9 presents a timing diagram that illustrates the behavior of the Microprocessor Interface signals, during
a "Motorola-Asynchronous" Write Operation.
2.3
Operating the Microprocessor Interface in the PowerPC 403 Mode
If the Microprocessor Interface has been configured to operate in the PowerPC 403 Mode, then the following
Microprocessor Interface pins will assume the role that is described below in Table 1d.
FIGURE 9. ILLUSTRATION OF THE BEHAVIOR OF THE MICROPROCESSOR INTERFACE SIGNAL, DURING A "MOTOROLA-
ASYNCHRONOUS" WRITE OPERATION.
ALE/AS*
A[14:0]
CS*
D[7:0]
RD*/DS*
RDY*/DTACK*
Data to be Written
Address of Target Register
WR/R/W*
Microprocessor places “target”
Address value on A[14:0]
Microprocessor Interface latches contents on
A[14:0] upon rising edge of AS*
Address Decoding
Circuitry asserts
CS*
Microprocessor toggles “R/W*” low
To Denote WRITE operation
Write Operation begins
Here
DTACK* toggles “l(fā)ow” to indicate
That valid data can be latched into
“target” Address location of chip
Write Operation is
Terminated Here
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