Note (1): The BBT3821 will accept a much higher MDC clock rate and shorter HI and LO times than the IEEE802.3 specification (section 22.2.2.11)" />
參數(shù)資料
型號(hào)： BBT3821-JH
廠商： Intersil
文件頁數(shù)： 61/75頁
文件大?。?/td> 0K
描述： IC RE-TIMER OCTAL 192-BGA
標(biāo)準(zhǔn)包裝： 90
類型： 時(shí)鐘和數(shù)據(jù)恢復(fù)（CDR），多路復(fù)用器
PLL： 無
輸入： CML
輸出： CML，CMOS
電路數(shù)： 1
比率 - 輸入:輸出： 8:8
差分 - 輸入:輸出： 是/是
頻率 - 最大： 3.1875Gbps
電源電壓： 1.425 V ~ 2.5 V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 192-EBGA
供應(yīng)商設(shè)備封裝： 192-EBGA-B（17x17）
包裝： 托盤
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Note (1): The BBT3821 will accept a much higher MDC clock rate and shorter HI and LO times than the IEEE802.3 specification (section 22.2.2.11) requires. Such a
faster clock may not be acceptable to other devices on the interface.
Note (2): The BBT3821 MDIO registers will not be written until two MDC clocks have occurred after the frame end. These will normally count toward the minimum
preamble before the next frame, except in the case of writing a RESET into [1,3,4].0.15, see
Note (1): Assuming RFCP-N clock is 156.25MHz, and register bits 1.8005.6:4 set for 400kHz (Table 20). SCL clock period scales with reference clock frequency. Also,
per the I2C specification, the SCL ‘High’ time is stretched by the time taken for SCL to go high after the BBT3821 releases it, to allow an I2C slave to demand
additional time. Any RC delays on the SCL line will add to the SCL ‘High’ time, in increments of approximately 100ns.
Table 115. MDIO INTERFACE TIMING (FROM IEEE802.3AE) (SEE Figure 15 TO Figure 17)
SYMBOL
PARAMETER
MIN
TYP
MAX
UNIT
TMDCD
BBT3821 MDIO out delay from MDC
0
5.0
300
ns
TMDS
Setup from MDIO in to MDC
10
1.5
ns
TMDH
Hold from MDC to MDIO in
10
1.5
ns
TMDC
Clock Period MDC (1)
100
400
ns
TMDV
MDC Clock HI or LO time(1)
20
160
ns
TUpdate
Delay from last data bit to register update(2)
2TMDC
CMD
Input Capacitance
10
pF
Table 116. RESET AND MDIO TIMING (SEE Figure 17)
SYMBOL
PARAMETER
MIN
TYP
MAX
UNITS
TRSTBIT
Reset bit Active width
2
TMDC
TMDRST
Delay from Reset bit to first active preamble count
240
256
282
TREFCLK
Table 117. RESET AND I2C SERIAL INTERFACE TIMING (SEE Figure 18 AND Figure 24)
SYMBOL
PARAMETER
MIN
TYP
MAX
UNITS
TRESET
RSTN Active width
10
s
TWAIT
Delay from RSTN to I2C SCL Start
10
ms
TTRAIN
I2C ‘training’ (external reset)
30
TCLAH_L
Period of I2C SCL Clock Line (400kHz)
2.5
s(1)
TSCL_DAV
Setup from I2C SDA Data Valid to SCL edge
100
ns
TSDA_CLV
Setup, Hold from SDA for START, STOP
600
ns
CI2C
Input Capacitance
10
pF
BBT3821
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