- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄295887 > EP2C20F256I6N (ALTERA CORP) FPGA, 1196 CLBS, PBGA256 PDF資料下載
參數(shù)資料
| 型號(hào)： | EP2C20F256I6N |
| 廠商： | ALTERA CORP |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 1196 CLBS, PBGA256 |
| 封裝： | LEAD FREE, FBGA-256 |
| 文件頁數(shù)： | 102/168頁 |
| 文件大小： | 2206K |
| 代理商： | EP2C20F256I6N |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁當(dāng)前第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁
Altera Corporation
2–27
February 2007
Cyclone II Device Handbook, Volume 1
Cyclone II Architecture
Figure 2–16 shows a block diagram of the Cyclone II PLL.
Figure 2–16. Cyclone II PLL
Notes to Figure 2–16:
(1)
This input can be single-ended or differential. If you are using a differential I/O standard, then two CLK pins are
used. LVDS input is supported via the secondary function of the dedicated CLK pins. For example, the CLK0 pin’s
secondary function is LVDSCLK1p and the CLK1 pin’s secondary function is LVDSCLK1n. If a differential I/O
standard is assigned to the PLL clock input pin, the corresponding CLK(n) pin is also completely used. The
Figure 2–16 shows the possible clock input connections (CLK0/CLK1) to PLL1.
(2)
This counter output is shared between a dedicated external clock output I/O and the global clock network.
f
For more information on Cyclone II PLLs, see the PLLs in the Cyclone II
Devices chapter in Volume 1 of the Cyclone II Device Handbook.
Embedded
Memory
The Cyclone II embedded memory consists of columns of M4K memory
blocks. The M4K memory blocks include input registers that synchronize
writes and output registers to pipeline designs and improve system
performance. The output registers can be bypassed, but input registers
cannot.
PFD
Loop
Filter
Lock Detect
& Filter
VCO
Charge
Pump
÷c0
÷c1
÷c2
÷m
÷n
Global
Clock
Global
Clock
Global
Clock
To I/O or
general routing
PLL<#>_OUT
Post-Scale
Counters
VCO Phase Selection
Selectable at Each
PLL Output Port
CLK1
CLK3
CLK2 (1)
CLK0 (1)
inclk0
inclk1
up
down
8
fVCO
fFB
fIN
Reference
Input Clock
fREF = fIN /n
(2)
Manual Clock
Switchover
Select Signal
÷k
(3)
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。