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參數(shù)資料
| 型號： | EP2C20F256I6N |
| 廠商： | ALTERA CORP |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 1196 CLBS, PBGA256 |
| 封裝： | LEAD FREE, FBGA-256 |
| 文件頁數(shù)： | 56/168頁 |
| 文件大小： | 2206K |
| 代理商： | EP2C20F256I6N |
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Altera Corporation
5–59
February 2008
Cyclone II Device Handbook, Volume 1
DC Characteristics and Timing Specifications
Figure 5–5. RSDS Transmitter Clock to Data Relationship
Table 5–49 shows the mini-LVDS transmitter timing budget for Cyclone II
devices at 311 Mbps. Cyclone II devices cannot receive mini-LVDS data
because the devices are intended for applications where they will be
driving display drivers. A maximum mini-LVDS data rate of 311 Mbps is
supported for Cyclone II devices using DDIO registers. Cyclone II
devices support mini-LVDS only in the commercial temperature range.
Transmitter
Valid
Data
Transmitter
Valid
Data
Valid
Data
Total
Skew
Valid
Data
tSU (2 ns)
tH (2 ns)
Channel-to-Channel
Skew (1.68 ns)
Transmitter
Clock (5.88 ns)
At transmitter
tx_data[11..0]
At receiver
rx_data[11..0]
Table 5–49. Mini-LVDS Transmitter Timing Specification (Part 1 of 2)
Symbol
Conditions
–6 Speed Grade
–7 Speed Grade
–8 Speed Grade
Unit
Min
Typ
Max
Min
Typ
Max
Min
Typ
Max
fHSCLK
(input
clock
frequency)
×10
10
—
155.5
10
—
155.5
10
—
155.5
MHz
×8
10
—
155.5
10
—
155.5
10
—
155.5
MHz
×7
10
—
155.5
10
—
155.5
10
—
155.5
MHz
×4
10
—
155.5
10
—
155.5
10
—
155.5
MHz
×2
10
—
155.5
10
—
155.5
10
—
155.5
MHz
×1
10
—
311
10
—
311
10
—
311
MHz
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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| EP2C20F256I8GA | 制造商:Altera Corporation 功能描述: |
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| EP2C20F484C6N | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Cyclone II 1172 LABs 315 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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