參數(shù)資料
型號： EP2C20F256I6N
廠商： ALTERA CORP
元件分類： FPGA
英文描述： FPGA, 1196 CLBS, PBGA256
封裝： LEAD FREE, FBGA-256
文件頁數(shù)： 64/168頁
文件大?。?/td> 2206K
代理商： EP2C20F256I6N
5–66
Altera Corporation
Cyclone II Device Handbook, Volume 1
February 2008
Timing Specifications
PLL Timing Specifications
Table 5–54 describes the Cyclone II PLL specifications when operating in
the commercial junction temperature range (0° to 85° C), the industrial
junction temperature range (–40° to 100° C), the automotive junction
temperature range (–40° to 125° C), and the extended temperature range
(–40° to 125° C). Follow the PLL specifications for –8 speed grade devices
when operating in the industrial, automotive, or extended temperature
range.
Table 5–54. PLL Specifications Note (1) (Part 1 of 2)
Symbol
Parameter
Min
Typ
Max
Unit
fIN
Input clock frequency (–6 speed grade)
10
—
MHz
Input clock frequency (–7 speed grade)
10
—
MHz
Input clock frequency (–8 speed grade)
10
—
MHz
fINPFD
PFD input frequency (–6 speed grade)
10
—
402.5
MHz
PFD input frequency (–7 speed grade)
10
—
402.5
MHz
PFD input frequency (–8 speed grade)
10
—
402.5
MHz
fINDUTY
Input clock duty cycle
40
—
60
%
tINJIT TER (5)
Input clock period jitter
—
200
—
ps
fOUT_EXT (external
clock output)
PLL output frequency (–6 speed grade)
10
—
MHz
PLL output frequency (–7 speed grade)
10
—
MHz
PLL output frequency (–8 speed grade)
10
—
MHz
fOUT (to global clock)
PLL output frequency (–6 speed grade)
10
—
500
MHz
PLL output frequency (–7 speed grade)
10
—
450
MHz
PLL output frequency (–8 speed grade)
10
—
402.5
MHz
tOUTDUTY
Duty cycle for external clock output (when
set to 50%)
45
—
55
%
tJITTER (p-p) (2)
Period jitter for external clock output
fOUT_EXT > 100 MHz
——
300
ps
fOUT _EXT
≤100 MHz
—
30
mUI
tLOCK
Time required to lock from end of device
configuration
—
100 (6)
μs
tPLL_PSERR
Accuracy of PLL phase shift
—
±60
ps
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PDF描述
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