參數(shù)資料
型號： EP2C20F256I6N
廠商： ALTERA CORP
元件分類： FPGA
英文描述： FPGA, 1196 CLBS, PBGA256
封裝： LEAD FREE, FBGA-256
文件頁數(shù)： 63/168頁
文件大?。?/td> 2206K
代理商： EP2C20F256I6N
Altera Corporation
5–65
February 2008
Cyclone II Device Handbook, Volume 1
DC Characteristics and Timing Specifications
Table 5–53 shows the JTAG timing parameters and values for Cyclone II
devices.
1
Cyclone II devices must be within the first 17 devices in a JTAG
chain. All of these devices have the same JTAG controller. If any
of the Cyclone II devices are in the 18th position or after they will
fail configuration. This does not affect the SignalTap II logic
analyzer.
f
For more information on JTAG, refer to the IEEE 1149.1 (JTAG)
Handbook.
Table 5–53. Cyclone II JTAG Timing Parameters and Values
Symbol
Parameter
Min
Max
Unit
tJCP
TCK clock period
40
—
ns
tJCH
TCK clock high time
20
—
ns
tJCL
TCK clock low time
20
—
ns
tJPSU
JTAG port setup time (2)
5—
ns
tJPH
JTAG port hold time
10
—
ns
tJPCO
JTAG port clock to output (2)
—13
ns
tJPZX
JTAG port high impedance to valid output (2)
—13
ns
tJPXZ
JTAG port valid output to high impedance (2)
—13
ns
tJSSU
Capture register setup time (2)
5—
ns
tJSH
Capture register hold time
10
—
ns
tJSCO
Update register clock to output
—
25
ns
tJSZX
Update register high impedance to valid output
—
25
ns
tJSXZ
Update register valid output to high impedance
—
25
ns
Notes to Table 5–53:
(1)
This information is preliminary.
(2)
This specification is shown for 3.3-V LVTTL/LVCMOS and 2.5-V LVTTL/LVCMOS operation of the JTAG pins. For
1.8-V LVTTL/LVCMOS and 1.5-V LVCMOS, the JTAG port and capture register clock setup time is 3 ns and port
clock to output time is 15 ns.
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