參數(shù)資料
型號： EP2C20F256I6N
廠商： ALTERA CORP
元件分類： FPGA
英文描述： FPGA, 1196 CLBS, PBGA256
封裝： LEAD FREE, FBGA-256
文件頁數(shù)： 54/168頁
文件大?。?/td> 2206K
代理商： EP2C20F256I6N
Altera Corporation
5–57
February 2008
Cyclone II Device Handbook, Volume 1
DC Characteristics and Timing Specifications
Figure 5–4. High-Speed I/O Timing Budget
Note to Figure 5–4:
(1)
The equation for the high-speed I/O timing budget is:
period = TCCS + RSKM + SW + RSKM.
Table 5–48 shows the RSDS timing budget for Cyclone II devices at
311 Mbps. RSDS is supported for transmitting from Cyclone II devices.
Cyclone II devices cannot receive RSDS data because the devices are
intended for applications where they will be driving display drivers.
Cyclone II devices support a maximum RSDS data rate of 311 Mbps using
DDIO registers. Cyclone II devices support RSDS only in the commercial
temperature range.
Internal Clock Period
RSKM
0.5
× TCCS
RSKM
0.5
× TCCS
SW
Table 5–48. RSDS Transmitter Timing Specification (Part 1 of 2)
Symbol
Conditions
–6 Speed Grade
–7 Speed Grade
–8 Speed Grade
Unit
Min
Typ
Max(1)
Min
Typ
Min
Typ
fHSCLK
(input
clock
frequency)
×10
10
—
155.5
10
—
155.5
10
—
155.5
MHz
×8
10
—
155.5
10
—
155.5
10
—
155.5
MHz
×7
10
—
155.5
10
—
155.5
10
—
155.5
MHz
×4
10
—
155.5
10
—
155.5
10
—
155.5
MHz
×2
10
—
155.5
10
—
155.5
10
—
155.5
MHz
×1
10
—
311
10
—
311
10
—
311
MHz
Device
operation
in Mbps
×10
100
—
311
100
—
311
100
—
311
Mbps
×8
80
—
311
80
—
311
80
—
311
Mbps
×7
70
—
311
70
—
311
70
—
311
Mbps
×4
40
—
311
40
—
311
40
—
311
Mbps
×2
20
—
311
20
—
311
20
—
311
Mbps
×1
10
—
311
10
—
311
10
—
311
Mbps
tDUTY
—
45
—
55
45
—
55
45
—
55
%
相關PDF資料
PDF描述
EP2SGX60CF780C3N FPGA, 60440 CLBS, 717 MHz, PBGA780
EP2SGX60CF780C3 FPGA, 60440 CLBS, 717 MHz, PBGA780
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EP2SGX60CF780C4 FPGA, 60440 CLBS, 717 MHz, PBGA780
EP2SGX60CF780C5N FPGA, 60440 CLBS, 640 MHz, PBGA780
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