參數資料
型號： EP2C20F256I6N
廠商： ALTERA CORP
元件分類： FPGA
英文描述： FPGA, 1196 CLBS, PBGA256
封裝： LEAD FREE, FBGA-256
文件頁數： 58/168頁
文件大?。?/td> 2206K
代理商： EP2C20F256I6N
5–60
Altera Corporation
Cyclone II Device Handbook, Volume 1
February 2008
Timing Specifications
In order to determine the transmitter timing requirements, mini-LVDS
receiver timing requirements on the other end of the link must be taken
into consideration. The mini-LVDS receiver timing parameters are
typically defined as tSU and tH requirements. Therefore, the transmitter
timing parameter specifications are tCO (minimum) and tCO (maximum).
Refer to Figure 5–4 for the timing budget.
The AC timing requirements for mini-LVDS are shown in Figure 5–6.
Figure 5–6. mini-LVDS Transmitter AC Timing Specification
Notes to Figure 5–6:
(1)
The data setup time, tSU, is 0.225 × TUI.
(2)
The data hold time, tH, is 0.225 × TUI.
Device
operation
in Mbps
×10
100
—
311
100
—
311
100
—
311
Mbps
×8
80
—
311
80
—
311
80
—
311
Mbps
×7
70
—
311
70
—
311
70
—
311
Mbps
×4
40
—
311
40
—
311
40
—
311
Mbps
×2
20
—
311
20
—
311
20
—
311
Mbps
×1
10
—
311
10
—
311
10
—
311
Mbps
tDUTY
—
45
—
55
45
—
55
45
—
55
%
TCCS
—
200
—
200
—
200
ps
Output
jitter (peak
to peak)
—
500
—
500
—
500
ps
tRISE
20–80%
—
500
—
500
—
500
ps
tFALL
80–20%
—
500
—
500
—
500
ps
tLOCK
—
100
—
100
—
100
μs
Table 5–49. Mini-LVDS Transmitter Timing Specification (Part 2 of 2)
Symbol
Conditions
–6 Speed Grade
–7 Speed Grade
–8 Speed Grade
Unit
Min
Typ
Max
Min
Typ
Max
Min
Typ
Max
tSU (1)
tH (2)
TUI
tSU (1)
tH (2)
LVDSCLK[]n
LVDSCLK[]p
LVDS[]p
LVDS[]n
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