參數(shù)資料
型號： EP2C20F256I6N
廠商： ALTERA CORP
元件分類： FPGA
英文描述： FPGA, 1196 CLBS, PBGA256
封裝： LEAD FREE, FBGA-256
文件頁數(shù)： 43/168頁
文件大小： 2206K
代理商： EP2C20F256I6N
Altera Corporation
5–47
February 2008
Cyclone II Device Handbook, Volume 1
DC Characteristics and Timing Specifications
= 1000 / (1000/toggle rate at default load + derating factor * load
value in pF/1000)
For example, the output toggle rate at 0 pF (default) load for SSTL-18
Class II 18mA I/O standard is 270 MHz on a –6 device column I/O pin.
The derating factor is 29 ps/pF. For a 10pF load, the toggle rate is
calculated as:
1000 / (1000/270 + 29 × 10/1000) = 250 (MHz)
Tables 5–44 through 5–46 show the I/O toggle rates for Cyclone II
devices.
Table 5–44. Maximum Input Clock Toggle Rate on Cyclone II Devices (Part 1 of 2)
I/O Standard
Maximum Input Clock Toggle Rate on Cyclone II Devices (MHz)
Column I/O Pins
Row I/O Pins
Dedicated Clock
Inputs
–6
Speed
Grade
–7
Speed
Grade
–8
Speed
Grade
–6
Speed
Grade
–7
Speed
Grade
–8
Speed
Grade
–6
Speed
Grade
–7
Speed
Grade
–8
Speed
Grade
LVTTL
450
405
360
450
405
360
420
380
340
2.5V
450
405
360
450
405
360
450
405
360
1.8V
450
405
360
450
405
360
450
405
360
1.5V
300
270
240
300
270
240
300
270
240
LVCMOS
450
405
360
450
405
360
420
380
340
SSTL_2_CLASS_I
500
SSTL_2_CLASS_II
500
SSTL_18_CLASS_I
500
SSTL_18_CLASS_II
500
1.5V_HSTL_CLASS_I
500
1.5V_HSTL_CLASS_II
500
1.8V_HSTL_CLASS_I
500
1.8V_HSTL_CLASS_II
500
PCI
—
350
315
280
350
315
280
PCI-X
—
350
315
280
350
315
280
DIFFERENTIAL_SSTL_2_
CLASS_I
500
DIFFERENTIAL_SSTL_2_
CLASS_II
500
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PDF描述
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