參數(shù)資料
型號(hào)： intel386 DX
廠商： Intel Corp.
英文描述： 32-Bit CHMOS Microprocessor With Integrated Memory Management(32位CHMOS 微處理器帶集成存儲(chǔ)管理)
中文描述： 32位CHMOS微處理器集成內(nèi)存管理（32位CHMOS微處理器帶集成存儲(chǔ)管理）
文件頁(yè)數(shù)： 125/139頁(yè)
文件大?。?/td> 1587K
代理商： INTEL386 DX
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Intel386
TM
DX MICROPROCESSOR
9.5 A.C. SPECIFICATIONS
9.5.1 A.C. Spec Definitions
The A.C. specifications, given in Tables 9-4, 9-5, and
9-6, consist of output delays, input setup require-
ments and input hold requirements. All A.C. specifi-
cations are relative to the CLK2 rising edge crossing
the 2.0V level.
A.C. spec measurement is defined by Figure 9-1. In-
puts must be driven to the voltage levels indicated
by Figure 9-1 when A.C. specifications are mea-
sured. Intel386 DX output delays are specified with
minimum and maximum limits, measured as shown.
The minimum Intel386 DX delay times are hold times
provided to external circuitry. Intel386 DX input set-
up and hold times are specified as minimums, defin-
ing the smallest acceptable sampling window. Within
the sampling window, a synchronous input signal
must be stable for correct Intel386 DX operation.
Outputs NA
Y
, W/R
Y
, D/C
Y
, M/IO
Y
, LOCK
Y
,
BE0
Y
–BE3
Y
, A2–A31 and HLDA only change at
the beginning of phase one. D0–D31 (write cycles)
only change at the beginning of phase two. The
READY
Y
, HOLD, BUSY
Y
, ERROR
Y
, PEREQ and
D0–D31 (read cycles) inputs are sampled at the be-
ginning of phase one. The NA
Y
, BS16
Y
, INTR and
NMI inputs are sampled at the beginning of phase
two.
231630–37
NOTES:
1. Input waveforms have tr
s
2.0 ns from 0.8V to 2.0V.
2. See section 9.5.8 for typical output rise time versus load capacitance.
Figure 9-1. Drive Levels and Measurement Points for A.C. Specifications
125
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