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參數(shù)資料
| 型號： | intel386 DX |
| 廠商： | Intel Corp. |
| 英文描述： | 32-Bit CHMOS Microprocessor With Integrated Memory Management(32位CHMOS 微處理器帶集成存儲管理) |
| 中文描述： | 32位CHMOS微處理器集成內(nèi)存管理（32位CHMOS微處理器帶集成存儲管理） |
| 文件頁數(shù)： | 67/139頁 |
| 文件大?。?/td> | 1587K |
| 代理商： | INTEL386 DX |
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Intel386
TM
DX MICROPROCESSOR
5.2.10 Signal Summary
Table 5-4 summarizes the characteristics of all Intel386 DX signals.
Table 5-4. Intel386
TM
DX Signal Summary
Input
Synch or
Asynch
to CLK2
Output
Signal Name
Signal Function
Active
State
Input/
Output
High Impedance
During HLDA
CLK2
Clock
D
I
D
D
D0–D31
Data Bus
High
I/O
S
Yes
BE0
Y
–BE3
Y
Byte Enables
Low
O
D
Yes
A2–A31
Address Bus
High
O
D
Yes
W/R
Y
Write-Read Indication
High
O
D
Yes
D/C
Y
Data-Control Indication
High
O
D
Yes
M/IO
Y
Memory-I/O Indication
High
O
D
Yes
LOCK
Y
Bus Lock Indication
Low
O
D
Yes
ADS
Y
Address Status
Low
O
D
Yes
NA
Y
Next Address Request
Low
I
S
D
BS16
Y
Bus Size 16
Low
I
S
D
READY
Y
Transfer Acknowledge
Low
I
S
D
HOLD
Bus Hold Request
High
I
S
D
HLDA
Bus Hold Acknowledge
High
O
D
No
PEREQ
Coprocessor Request
High
I
A
D
BUSY
Y
Coprocessor Busy
Low
I
A
D
ERROR
Y
Coprocessor Error
Low
I
A
D
INTR
Maskable Interrupt Request
High
I
A
D
NMI
Non-Maskable Intrpt Request
High
I
A
D
RESET
Reset
High
I
S
D
5.3 BUS TRANSFER MECHANISM
5.3.1 Introduction
All data transfers occur as a result of one or more
bus cycles. Logical data operands of byte, word and
double-word lengths may be transferred without re-
strictions on physical address alignment. Any byte
boundary may be used, although two or even three
physical bus cycles are performed as required for
unaligned operand transfers. See
5.3.4 Dynamic
Data Bus Sizing
and
5.3.6 Operand Alignment
.
The Intel386 DX address signals are designed to
simplify external system hardware. Higher-order ad-
dress bits are provided by A2–A31. Lower-order ad-
dress in the form of BE0
Y
–BE3
Y
directly provides
linear selects for the four bytes of the 32-bit data
bus. Physical operand size information is thereby im-
plicitly provided each bus cycle in the most usable
form.
Byte Enable outputs BE0
Y
–BE3
Y
are asserted
when their associated data bus bytes are involved
with the present bus cycle, as listed in Table 5-5.
During a bus cycle, any possible pattern of contigu-
ous, asserted Byte Enable outputs can occur, but
never patterns having a negated Byte Enable sepa-
rating two or three asserted Enables.
67
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| Intel386 EX | Highly Integrated, 32-Bit, Fully Static Embedded Micropocessor(32位高集成完全靜態(tài)嵌入式微處理器) |
| INTEL386 SXSA | 5-V 32-Bit Fully Static Embedded Microprocessor(5V，32位完全靜態(tài)嵌入式微處理器) |
| intel386 SX | 32-Bit CPU With a 16-Bit External Data Bus And a 24-bit External Address Bus(帶16位內(nèi)部數(shù)據(jù)總線和24位內(nèi)部地址總線32位微處理器) |
| INTEL386 | Intel386 EX Embedded Microprocessor |
| Intel387 dx | DX Math Coprocessor(32位數(shù)學(xué)協(xié)處理器) |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| INTEL386SX | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:MICROPROCESSOR |
| INTEL387 | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel387TM SX MATH COPROCESSOR |
| INTEL387DX | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Intel387 DX - MATH COPROCESSOR |
| INTEL387SX | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel387 SX - MATH COPROCESSOR |
| INTEL387TMDX | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel387TM DX MATH COPROCESSOR |
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