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參數(shù)資料
| 型號(hào)： | TMUX03155 |
| 英文描述： | TMUX03155 STS-3/STM-1 (AU-4) Multiplexer/Demultiplexer |
| 中文描述： | TMUX03155 STS-3/STM-1（非盟- 4）復(fù)用器/解復(fù)用器 |
| 文件頁(yè)數(shù)： | 82/120頁(yè) |
| 文件大?。?/td> | 1542K |
| 代理商： | TMUX03155 |
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82
Agere Systems Inc.
Data Sheet
April 2001
TMUX03155 STS-3/STM-1 (AU-4) Multiplexer/Demultiplexer
Microprocessor Interface
(continued)
Register Map
(continued)
Table 60. Register 86: Receive J1 and Receive Low-Speed Port Select Control (R/W)
Table 61. Register 87: STS-1/AU-3 Receive Control Bits (R/W)
Address
Dec (Hex)
86 (0x56)
Bit
Name
Function
Reset
Default
00
7—6
J1PSELMON[1:0]
J1 Port Select Monitor Control.
Control bits are
used to select which J1 byte will be monitored in the
received STS-3/STM-1 (AU-4) signal: 00 = port 1,
01 = port 2, 10 = port 3, 11 = undefined operation.
Receive Port Select Control.
Control bits allow
receive output selection: 00 or 11 = port 1 selected,
01 = port 2 selected, 10 = port 3 selected.
86 (0x56)
5—4
3—2
1—0
RSEL[3—1][1:0]
10
01
00
Address
Dec (Hex)
87 (0x57)
Bit
Name
Function
Reset
Default
000
7—5
RLSSCR[3—1]
Receive Low-Speed Scrambler Enable.
Control
bit, when set to a logic 1, causes the selected
STS-1/AU-3 output signal to be scrambled; other-
wise, the output signal is not scrambled.
Receive High-Speed Port or CDR Clock and
Data Select.
Control bit, when set to a logic 0,
causes the differential receive clock and data inputs
(RHSSCLKIT/C, RHSSDATAIT/C) to be used in the
device receive path; otherwise, the outputs of the
CDR clock recovery block are used.
Path AIS or LOP AIS Inhibit.
Control bit, when set
to a logic 0, causes state bits PAIS and LOP to con-
tribute to the generation of Path AIS; otherwise, the
state bits are inhibited from contributing to Path AIS
generation.
Transmit Low-Speed to Receive Low-Speed
Loopback.
Control bit, when set to a logic 1,
causes the transmit STS-1/AU-3 input signals to be
looped back to the receive STS-1/AU-3 outputs;
otherwise, loopback is disabled.
Receive Low-Speed Clock Invert Control.
Con-
trol bit, when set to a logic 1, causes the output
clock to be inverted; otherwise, the output STS-1/
AU-3 receive clock is not inverted.
Receive Low-Speed Parity Odd or Even Genera-
tion.
Control bit, when set to a logic 1, forces the
output parity bit to be even; otherwise, the parity is
odd.
87 (0x57)
4
RHSPorCDRSEL
0
87 (0x57)
3
PAISLOP_AISINH
0
87 (0x57)
2
TLS2RLSLB
0
87 (0x57)
1
RLSCLKINV
0
87 (0x57)
0
RLSPAROEG
0
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| TN2-L-H-48V | SLIM POLARIZED RELAY |
| TN2-L-H-4V | SLIM POLARIZED RELAY |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| TMUX136MRSER | 功能描述:DUAL SPDT, LOW-CAPACITANCE, 6.1 制造商:texas instruments 系列:- 包裝:剪切帶（CT） 零件狀態(tài):在售 開(kāi)關(guān)電路:SPDT 多路復(fù)用器/解復(fù)用器電路:2:1 電路數(shù):2 導(dǎo)通電阻（最大值）:9.5 歐姆 通道至通道匹配（ΔRon）:100 毫歐 電壓 -?電源，單（V+）:2.3 V ~ 4.8 V 電壓 - 電源，雙（V±）:- 開(kāi)關(guān)時(shí)間（Ton, Tof）（最大值）:- -3db 帶寬:6.1GHz 電荷注入:- 溝道電容 （CS(off），CD（off））:1.6pF, 1.6pF 電流 - 漏泄（IS（off））（最大值）:2μA 串?dāng)_:-37dB @ 240MHz 工作溫度:-40°C ~ 85°C（TA） 封裝/外殼:10-UFQFN 供應(yīng)商器件封裝:10-UQFN（2.0x1.5） 標(biāo)準(zhǔn)包裝:1 |
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| TMV 0505DEN | 制造商:Traco Power 功能描述:TMV 0505DEN |
| TMV 0505EN | 制造商:Traco Power 功能描述:POWER SUPPLY, 5 VDC 200 MA 65 % |
| TMV 0505S | 制造商:Traco Power 功能描述:DC/DC CONVERTERS, 1 WATT, 5 VDC |
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