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參數(shù)資料
| 型號： | FW82371 |
| 廠商： | Intel Corp. |
| 英文描述： | PCI-TO-ISA / IDE XCELERATOR PIIX4 |
| 中文描述： | PCI到的ISA / IDE的XCELERATOR PIIX4 |
| 文件頁數(shù)： | 103/284頁 |
| 文件大?。?/td> | 1042K |
| 代理商： | FW82371 |
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E
6.1.3.
82371AB (PIIX4)
103
4/9/97 2:23 PM PIIX4aDS
INTEL CONFIDENTIAL
(until publication date)
PRELIMINARY
PCICMD—PCI COMMAND REGISTER (FUNCTION 2)
Address Offset:
Default Value:
Attribute:
04
05h
00h
Read/Write
This register controls access to the I/O space registers.
Bit
Description
15:10
Reserved.
Read 0.
9
Fast Back to Back Enable (Not Implemented).
This bit is hardwired to 0.
8:5
Reserved.
Read as 0.
4
Memory Write and Invalidate Enable (Not Implemented).
This bit is hardwired to 0.
3
Special Cycle Enable (Not Implemented).
This bit is hardwired to 0.
2
Bus Master Enable (BME).
This bit controls PIIX4’s ability to act as a master on the PCI bus for the
host controller transfers. A value of 0 disables the device from generating PCI accesses. A value of
1 allows the device to behave as a USB host controller bus master. This bit must be set to 1 before
USB transactions can start.
1
Memory Space Enable (Not Implemented).
This bit is hardwired to 0.
0
I/O Space Enable (IOSE).
1=Enable. 0=Disable. This bit controls the access to the I/O space
registers. If this bit is set, access to the host controller IO registers is enabled. The base register for
the I/O registers must be programmed before this bit is set.
6.1.4.
PCISTS—PCI DEVICE STATUS REGISTER (FUNCTION 2)
Address Offset:
Default Value:
Attribute:
06
07h
0280h
Read/Write
DSR is a 16-bit status register that reports the occurrence of a PCI master-abort by the USB HC module or a
PCI target-abort when the Serial Bus module is a master. The register also indicates the USB HC module
DEVSEL# signal timing that is hardwired in the USB HC module.
Bit
Description
15
Detected Parity (Not Implemented).
Read as 0.
14
SERR# Status (Not Implemented).
Read as 0.
13
Master-Abort Status (MAS)—R/WC
. When the Serial Bus module receives a master-abort from a
PCI transaction, MAS is set to a 1. Software sets MAS to 0 by writing a 1 to this bit.
12
Received Target-Abort Status (RTA)—R/WC.
When the Serial Bus module is a master on the PCI
Bus and receives a target-abort, this bit is set to a 1. Software resets RTA to 0 by writing a
1 to this bit.
相關(guān)PDF資料 |
PDF描述 |
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