- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄375989 > FW82371 (Intel Corp.) PCI-TO-ISA / IDE XCELERATOR PIIX4 PDF資料下載
參數(shù)資料
| 型號(hào)： | FW82371 |
| 廠商： | Intel Corp. |
| 英文描述： | PCI-TO-ISA / IDE XCELERATOR PIIX4 |
| 中文描述： | PCI到的ISA / IDE的XCELERATOR PIIX4 |
| 文件頁數(shù)： | 204/284頁 |
| 文件大?。?/td> | 1042K |
| 代理商： | FW82371 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁當(dāng)前第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁第243頁第244頁第245頁第246頁第247頁第248頁第249頁第250頁第251頁第252頁第253頁第254頁第255頁第256頁第257頁第258頁第259頁第260頁第261頁第262頁第263頁第264頁第265頁第266頁第267頁第268頁第269頁第270頁第271頁第272頁第273頁第274頁第275頁第276頁第277頁第278頁第279頁第280頁第281頁第282頁第283頁第284頁
82371AB (PIIX4)
E
204
4/9/97 2:23 PM PIIX4aDS
INTEL CONFIDENTIAL
(until publication date)
PRELIMINARY
Table 32. Clock Control Programming Modes
Clock Control Mode
Register Read
CC_EN
STP_CLK_EN
SLEEP_EN
THT_EN
Thermal Throttle
X
X
X
X
Disable Clock Control
0
X
X
X
Stop Grant/Quick Start
without Throttle
LVL 2
1
X
X
0
Stop Grant/Quick Start
with Throttle
LVL 2
1
X
X
1
Reserved
LVL 3
1
0
0
X
Sleep
LVL 3
1
0
1
X
Stop Clock
LVL 3
1
1
0
X
Deep Sleep
LVL 3
1
1
1
X
Enable Burst Execution
1
LVL 3
1
X
X
X
NOTES:
1.
Burst execution is enabled for any of the above modes (except disabled and thermal throttle) if BRST_EN bit
is set.
Stop GRANT or Quick Start State:
Initiated by a read to the LVL2 register, the STPCLK# signal is asserted
and PIIX4 waits for the processor to issue a Stop Grant bus cycle. When Stop Grant cycle is terminated, PIIX4
asserts the ZZ pin to the L2 SRAM, if the [ZZ_EN] bit is set. PIIX4 does not assert the CPU_STP# signal and the
Host clocks remain running in this state. In this state, the processor disables clocks to portions of its internal
logic, but is able to snoop host bus cycles in order to maintain cache coherency. To exit this state, PIIX4 negates
the ZZ signal (if applicable) and then negates STPCLK#.
Sleep State:
Initiated by a read to the LVL3 register, the STPCLK# signal is asserted and the processor issues
a Stop Grant bus cycle. When Stop Grant cycle is terminated, PIIX4 asserts the ZZ pin to the L2 SRAM if the
[ZZ_EN] bit is set and after 50 PCI clocks asserts the SLP# signal. PIIX4 does not assert the CPU_STP# signal
and the Host clocks remain running in this state. In this state, the processor disables clocks to portions of its
internal logic. The processor does not snoop host bus cycles and system designers must ensure that no host
cycles to main memory are executed by other system masters. Disabling of the PCI arbiter is a method used by
the Host Controller, for example. To exit this state, PIIX4 negates the SLP# signal, waits approximately 32
μ
s
and then negates the ZZ signal (if applicable); two PCI clocks later STPCLK# is negated.
Stop CLOCK State (Pentium II processor only):
Initiated by a read to the LVL3 register, the STPCLK# signal
is asserted and the processor issues a Stop Grant Bus Cycle. When Stop Grant cycle is terminated, PIIX4
asserts the ZZ pin to the L2 SRAM if the [ZZ_EN] bit is set, asserts the SUS_STAT1# signal to Host Bridge to
enable Suspend Refresh for the DRAM, and then asserts the CPU_STP# signal to the clock synthesizer. The
Host clocks stop running in this state. The processor does not snoop host bus cycles and system designers
must ensure that no host cycles to main memory are executed by other system masters. To exit this state, PIIX4
negates the CPU_STP# signal. At this time PIIX4 loads the Fast Burst Timer (see below) with the [CPU_LCK]
value and count down allowing time for the processor PLL to lock. After the timer expires, PIIX4 negates the
SUS_STAT1# signal, the ZZ signal (if applicable), and finally STPCLK#.
Deep Sleep State (Pentium II processor only):
Initiated by a read to the LVL3 register, the STPCLK# signal is
asserted and the processor issues a Stop Grant Bus Cycle. When Stop Grant cycle is terminated, PIIX4 asserts
the ZZ pin to the L2 SRAM if the [ZZ_EN] bit is set, asserts the SLP# signal, asserts the SUS_STAT1# signal to
Host Bridge to enable Suspend Refresh for the DRAM and then asserts the CPU_STP# signal to the clock
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| FW82801E | Intel 82801E Communications I/O Controller Hub (C-ICH) |
| FWB150 | 1.5 AMP FAST RECOVERY BRIDGE RECTIFIERS |
| FWB151 | 1.5 AMP FAST RECOVERY BRIDGE RECTIFIERS |
| FWB1510 | 1.5 AMP FAST RECOVERY BRIDGE RECTIFIERS |
| FWB152 | 1.5 AMP FAST RECOVERY BRIDGE RECTIFIERS |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| FW82371EB | 制造商:Intel 功能描述:IC INTEL 82371EB 352BGA 制造商:Rochester Electronics LLC 功能描述: |
| FW82371EB S L37M | 制造商:Intel 功能描述:Embedded Processor 352-Pin BGA |
| FW82371EB SL37M | 制造商:Intel 功能描述: |
| FW82371MB | 制造商:Rochester Electronics LLC 功能描述:PCI-ISA BRIDGE, T&R, SPEC SL3CG - Bulk |
| FW82439HX | 制造商:Intel 功能描述: |
發(fā)布緊急采購(gòu)，3分鐘左右您將得到回復(fù)。