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參數(shù)資料
| 型號： | FW82371 |
| 廠商： | Intel Corp. |
| 英文描述： | PCI-TO-ISA / IDE XCELERATOR PIIX4 |
| 中文描述： | PCI到的ISA / IDE的XCELERATOR PIIX4 |
| 文件頁數(shù)： | 186/284頁 |
| 文件大小： | 1042K |
| 代理商： | FW82371 |
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82371AB (PIIX4)
E
186
4/9/97 2:23 PM PIIX4aDS
INTEL CONFIDENTIAL
(until publication date)
PRELIMINARY
8.9.1.2.
Control Register B
Address Offset:
Default Value:
Attribute:
0Bh
X0000XXXb
Read/Write
This register is used for general configuration of the RTC functions.
Bits
Description
7
SET.
Enables the update cycles. 1=A current time update cycle will be aborted, and subsequent
update cycles will not occur until SET is returned to 0. When SET=1, BIOS may initialize time and
calendar bytes safely. 0=Time update cycle occurs normally once a second. This bit is not affected by
RSMRST#.
6
Periodic Interrupt Enable (PIE).
1=Enables the generation of the Periodic interrupt. The rate of the
Periodic interrupt is determined by bits 3:0 of Control Register A. 0=Disables the generation of the
Periodic interrupt. This bit is cleared (set to 0) on active RSMRST#.
5
Alarm Interrupt Enable (AIE).
1=Enables the generation of the Alarm interrupt. The Alarm interrupt
occurs immediately after a time update of the seconds, minutes, hours which match the alarm setting.
An alarm can occur once a second, one an hour, once a day, or one a month. 0=Disables the
generation of the Alarm interrupt. This bit is cleared on active RSMRST#.
4
Update-ended Interrupt Enable (UIE).
1=Enables the generation of the Update-ended Interrupt which
occurs when the update cycle ends. 0=Disables the generation of the Updated-ended interrupt. This bit
is cleared on active RSMRST#.
3
Square Wave Enable (SQWE).
The Square Wave Enable bit serves no function in this device, yet is
left in this register bank to provide compatibility with the Motorola 146818B. There is not SQW pin on
this device. This bit is cleared on active RSMRST#.
2
Data Mode (DM).
1=Binary. 0=BCD.
The Data Mode (DM) bit specifies either binary or BCD data
representation. This bit is not affected by RSMRST#.
1
Hour Format (HF).
1=24-hour mode. 0=12-hour mode. This bit indicates the hour byte format. In 12
hour mode, the seventh bit represents AM as 0 and PM as 1. This bit is not affected by RSMRST#.
0
Daylight Savings Enable (DSE).
1=Enable. 0=Disable. When DSE=1, daylight savings is enabled on
two special hour updates per year. One is on the first Sunday in April, where time increments from
1:59:59 AM to 3:00:00 AM. The other is the last Sunday in October when the time first reaches 1:59:59
AM, it is changed to 1:00:00 AM. The time must increment normally for at least two update cycles
(seconds) previous to these conditions for the time change to occur properly. These special update
conditions do not occur when the DSE bit is set to 0. The days for the hour adjustment are those
specified in United States federal law as of 1987, which is different than previous years. This bit is not
affected by RSMRST#.
相關(guān)PDF資料 |
PDF描述 |
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