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參數(shù)資料
| 型號(hào)： | FW82371 |
| 廠商： | Intel Corp. |
| 英文描述： | PCI-TO-ISA / IDE XCELERATOR PIIX4 |
| 中文描述： | PCI到的ISA / IDE的XCELERATOR PIIX4 |
| 文件頁數(shù)： | 58/284頁 |
| 文件大小： | 1042K |
| 代理商： | FW82371 |
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82371AB (PIIX4)
E
58
4/9/97 2:23 PM PIIX4aDS
INTEL CONFIDENTIAL
(until publication date)
PRELIMINARY
Bit
Description
10
Micro Controller Address Location Enable.
1=Enable MCCS#
and positive PCI decode for
address locations 62h and 66h.
0=Disable MCCS# and positive PCI decode for accesses to these
locations.
9
1-Meg Extended BIOS Enable.
When bit 9=1,
PCI master accesses to locations FFF00000–
FFF7FFFFh are forwarded to ISA and result in the generation of BIOSCS# and XOE#. When
forwarding the additional 512-Kbyte region, PIIX4 allows the PCI address A[23:20] to propagate to
the ISA LA[23:20] lines as all 1’s, aliasing this 512-Kbyte region to the top of the 16-Mbyte space. To
avoid contention, ISA memory must not be present in this region (00F00000–00F7FFFFh). When bit
9=0, PIIX4 does not generate BIOSCS# or XOE# for accesses to this memory region.
8
APIC Chip Select.
When enabled (bit 8=1), APICCS# is asserted for PCI memory accesses to the
programmable I/O APIC region. This cycle is forwarded to the ISA bus. The default I/O APIC
addresses are memory FEC0_0000h and FEC0_0010h. These can be relocated via the APIC Base
Address Relocation Register. When disabled (bit 8=0), the PCI cycle is ignored by PIIX4 and
APICCS# and XOE# are not generated. Note that APICCS# is not generated for ISA-originated
cycles.
This bit is also used to select between GPIO functionality and APIC functionality on APICREQ#,
APICACK#, APICCS#, IRQ0, IRQ8#, and IRQ9OUT# signals. When disabled, these signals become
General Purpose Inputs or Outputs.
7
Extended BIOS Enable.
When bit 7=1 (enabled), PCI master accesses to locations FFF80000–
FFFDFFFFh are forwarded to ISA and result in the generation of BIOSCS# and XOE#. When
forwarding the additional 384-Kbyte region at the top of 4 Gbytes, PIIX4 allows the PCI address
A[23:20] to propagate to the ISA LA[23:20] lines as all 1’s, aliasing this 384-Kbyte region to the top of
the 16-Mbyte space. To avoid contention, ISA memory must not be present in this region
(00F80000–00FDFFFFh). When bit 7=0, PIIX4 does not generate BIOSCS# or XOE# for accesses
to this memory region.
6
Lower BIOS Enable.
When bit 6=1 (enabled), PCI master, or ISA master accesses to the lower 64-
Kbyte BIOS block (E0000–EFFFFh) at the top of 1 Mbyte, or the aliases at the top of 4 Gbyte
(FFFE0000–FFFEFFFFh) result in the generation of BIOSCS# and XOE#. When forwarding the
region at the top of 4 Gbytes to the ISA Bus, the ISA LA[23:20] lines are all 1’s, aliasing this region to
the top of the 16-Mbyte space. To avoid contention, ISA memory must not be present in this region
(00FE0000–00FEFFFFh). When bit 6=0, PIIX4 does not generate BIOSCS# or XOE# during these
accesses and does not forward the accesses to ISA.
5
Coprocessor Error Function Enable.
1=Enable; the FERR# input, when asserted, triggers IRQ13
(internal). FERR# is also used to gate the IGNNE# output. 0=Disable.
4
IRQ12/M Mouse Function Enable.
1=Mouse function; 0=Standard IRQ12 interrupt function.
3
Port 61h Alias Enable.
1=PIIX4 aliases accesses to 63h, 65h, and 67h to 61h. 0=PIIX4 does not
alias 63h, 65h, and 67h to 61h.
2
BIOSCS# Write Protect Enable.
1=Enable (BIOSCS# is asserted for BIOS memory read and write
cycles in decoded BIOS region);
0=Disable (BIOSCS# is only asserted for BIOS read cycles).
1
KBCCS# Enable.
1=Enable KBCS# and XOE# for address locations 60h and 64h. 0=Disable
KBCS#/XOE# for accesses to these locations.
0
RTCCS#/RTCALE Enable.
1=Enable RTCCS#/RTCALE and XOE# for accesses to address
locations 70–77h.
0=Disable RTCCS#/RTCALE and XOE# for these accesses.
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